JPS581455B2 - 入出力制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はバスインターフェースの異なる入出力装置が複
数接続されて成る情報処理システムに採用して好適な入
出力制御方式に関する。

ＣＰＵ・主メモリ・複数の入出力装置がシステムバスを
介して接続されて成る情報処理装置に、バスインターフ
ェースの異なる入出力装置を接続する場合、特別なハー
ドウエアを用意し、これを介して接続されることが多く
、従って割込み及びデータ転送等の制御が複雑になる。

即ち、第１図に示す如く、ＣＰＵ２・主メモリ３・入出
力装置４・５を含み、あるバスインターフェースを持つ
情報処理装置に、上記入出力装置４・５とはインターフ
ェースの異なる入出力装置６・７を接続する場合、シス
テムバス１に入出力アダプタ８・９を介して接続してい
た。

この入出力アダプタ８・９は、接続される入出力装置６
・７毎設けられるものであって、インターフェースの異
る入出力装置が増設される都度同じ数だけ用意する必要
がある。

従ってハードウエア量も増え、制御が複雑となり、且つ
高価となっていたものである。

又、入出力装置が接続される機種あるいはバス方式特有
の差異により接続不可能となることがある。

例えば、上記ＣＰＵ２がＤＭＡ （Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙＡｃｃｅｓｓ）コントローラを内蔵し、インタ
ーフェースの異なる入出力装置として磁気ディスク装置
が接続される場合を考えてみよう。

従来、ＤＭＡコントローラに設定される、アドレス／レ
ングス情報はリカバリイリトライのため、入出力装置が
直結され、書換えていたものである。

（磁気ディスク装置のデータをＲＥＡＤ中、エラーがあ
ったとき自身のファームウエアにより、ＣＰＵに内蔵さ
れたＤＭＡの内容を書換える）。

しかしながら、上記構成によればバスインターフェース
の異る入出力装置では直接的に書換えは不可能である。

この様に、場合によっては機種あるいはバス方式の異な
る入出力装置は接続できず、又、接続できたとしてもハ
ードウエア回路が複雑となって制御を困難にしていたも
のである。

本発明は上記欠点に鑑みてなされたものであり、バスイ
ンターフェースの異る入出力装置をあるバスインターフ
ェースを持つ情報処理装置に接続する際、上記入出力装
置であってもエラーリカバリイリトライのため、ＣＰＵ
に内蔵されたＤＭＡコントローラに対し、アドレス／レ
ングスの設定を、ハードウエア／ソフトウエアの変更な
しに任意に実現しうる入出力制御方式を提供することを
目的とする。

又、１個のアダプタにより複数の入出力装置を共通に効
率良く制御することでハードウエア量の削減、更には制
御の簡素化をはかった入出力制御方式を提供することも
目的とする。

更に、アダプタのハードウエアとファームウエアの機能
分担を行ない、スピードの要求されるデータ転送をハー
ドウエアにより優先し、コマンドならびに割込みの処理
をファームウエアにより実現することで柔軟性のある入
出力制御方式を提供することも目的とする。

以下、第２図以降を使用して本発明実施例につき詳細に
説明する。

第２図は本発明が採用される情報処理装置の接続構成例
を示す図である。

図において、１個のアダプタ装置１２は、情報処理装置
が本来持つ入出力装置１３の１つとして、そのシステム
バス１４に接続され、上記入出力装置１３とは異なるイ
ンターフェースを持った入出力装置１６，１７，１８（
システムバス１５に接続される）に、ＣＰＵ１１から発
せられる入出力コマンドあるいは割込みの受け渡しを制
御するコントローラとなる。

１９は主メモリである。

第３図は第２図におけるアダプタ装置１２の概略内部構
成を示すブロック図である。

アダプタ装置１２はマイクロプロセッサ１２１により制
御され、バスインターフェースの異る装置間のデータ交
信を行うコントローラとなるものである。

このアダプタ装置１２は制御中枢となるマイクロプロセ
ツサ１２１，ファームウエアを収納するＲＯＭ１２２，
ワーク用として使用される他入出力装置１６，１７，１
８から発せられる割込み要求が保存されるＲＡＭ１２３
，ＣＰＵ１ １とのインターフェースを司どるバス制御
部１２４，入出力装置１６，１７，１８とのインターフ
ェースを司どるバス制御部１２５で構成される。

１２６はデータ転送ハードウエアである。

データ転送ハードウエア１２６は第４図にその詳細が示
されているため、ここでは述べない。

尚、ファームウエアとは、マイクロプロセッサ１２１が
持つソフトウエア言語により制御手順があらかじめプロ
グラムされ、ＲＯＭ１２２内に定義されるもので、ＣＰ
Ｕ１１により起動され、マイクロプロセッサ１２１がこ
れを読出し、実行するものである。

アダプタ装置１２はシステムバス１４と１５の中間に位
置し、ＣＰＵ１ １と入出力装置１６，１７，１８の両
方からアクセスされる。

このとき、アダプタ装置１２は、入出力コマンド転送、
入出力割込みの転送、データ転送の３つの基本動作を行
なう。

この３つの基本動作につき以下に説明する。

まず、コマンド転送から説明する。

ＣＰＵ１１は入出力装置１６，１７，１８に対し、入出
力コマンドを出力するとき、同時にシステムバス１４上
にチャネル番号、コマンドデータを出力する。

アダプタ装置１２は、入出力コマンドで指定されるチャ
ネル番号がシステムバス１５に接続されている入出力装
置１６，１７，１８のうちのいずれかに対応しているこ
とを認識すると、内蔵されたマイクロプロセッサ１２１
を起動すると共に、コマンドレジスタにコマンドデータ
を、チャネルレジスタにチャネル番号を取込む。

（アダプタ装置１２に内蔵されるコマンドレジスタ、チ
ャネルレジスタは、いずれも図示せず）。

マイクロプロセッサ１２１がコマンド要求を受付けると
ファームウエアによるコントロールが開始され、上記各
レジスタに取込まれた内容はＲＡＭ１２３の固定番地ヘ
セーブされる。

アダプタ装置１２はＣＰＵ１１から入出力コマンドを受
けると先に述べた様に入出力コマンドのチャネル番号、
コマンドレジスタを内蔵レジスタに一旦セットした後、
ファームウエアによりＲＡＭ１２３の固定エリアへ格納
する。

この固定エリアにはチャネルとコマンドデータが頭から
シリアルに格納されていく。

アダプタ装置１２ではコマンドの受付けが最優先で処理
される。

従って、マイクロプロセッサ１２１が他の割込み等の処
理を行なっていても、コマンド要求があると、即、コマ
ンドの取込みを行なう。

アダプト装置１２内蔵のファームウエアはシステムバス
１５に接続されている入出力装置１６，１７，１８に対
し、入出力コマンドが出力されていることを認識すると
以下に述べるコントロールを開始する。

まず、アダプタ装置１２からＣＰＵ１１に対し外部割込
みを発し、ＣＰＵ１ １が持つアドレス・レングス両レ
ジスタに設定されてある上位ビットＡＨ，ＬＨの内容を
読出す。

更に読出されたＡＨの上位４ビットに既にＲＡＭ１２３
内の固定番地へ取込んであるチャネル番号を設定し、デ
ータレジスタにセットする。

この後、入出力装置１６，１７，１８のアドレスを指定
するため、アドレスレジスタへアドレスをセットし、且
つコントロールレジスタに割込みモードＲＥＧ ＷＲＩＴＥをセットしてシステムバス１５へ割込む。

このことにより、入出力装置１６，１７，１８が内蔵す
るアドレスレジスタＡＨにＣＰＵのアドレスＡＨを移す
ことができる。

尚、上記アドレス・データ・コントロールレジスタは入
出力レジスタとしてアダプタ装置１２に内蔵されている
ものとする。

同様に、外部割込みを行ない、アドレス下位ＡＬを読出
し、アダプタ装置１２内蔵のアドレスレジスタへ書込む
、同ステップでレングス上位ＬＨ，下位ＬＬを入出力装
置１６，１７，１８のそれぞれのレジスタへ取込む。

この後、アダプタ装置１２は入出力装置１６，１７，１
８に対し、入出力起動をかけ、システムバス１５に対し
てコマンド転送を終了する。

次に割込みにつき説明する。

システムバス１５に接続されている入出力装置１６，１
７，１８はアダプタ装置１２に対し割込む。

その後、アダプタ装置１２は必要時、ＣＰＵ１１に対し
割込むといった二段構えの割込みを経る。

ところで、システムバス１５に接続される入出力装置１
６，１７，１８はモジュールレベルの高低により割込み
可能か否かが判定される。

アダプタ装置１２を含む各装置１１，１３，１６，１７
，１８にはモジュールレベルレジスタが内蔵され、この
レジスタに割込みレベルが設定される。

アダプタ装置１２に対し、入出力装置１６，１７，１８
のモジュールレベルは１ （ＭＬ＝１），２（ＭＬ＝２
）の２種の割込みが存在する。

入出力装置１６，１７，１８はイニシャル時アダプタ装
置１２により全てのチャネルに対してモジュールレベル
Ｌが書込まれる。

割込みが発生した場合このモジュールレベルで割込む。

又、ＣＰＵ１１から入出力装置１６，１７，１８に対し
、マスクリセット命令が出された場合、アダプタ装置１
２にその割込みが受付けられていなければ、入出力装置
１ ６ ， １ ７ ， １ ８にモジュールレベル２
を書込む、この他、外部割込みを行なう入出力装置１６
，１７，１８は割込み時、自身でモジュールレベル２を
書く。

更に、ＣＰＵ１１にアダプタ装置１２からの割込みが受
付けられると全てのチャネルに対しモジュールレベル１
を書込むものとする。

イニシャル状態でアダプタ装置１２のモジュールレベル
は“０”になっている。

システムバス１５に接続された入出力装置１６，１７，
１８から割込みが発生した場合、アダプタ装置１２は内
蔵されたモジュールレベルレジスタに設定されてある自
身のモジュールレベルと入出力装置１６，１７，１８の
モジュールレベルとを比較し、自身のレベルが小さかっ
た場合に限り、その割込みを受付ける。

そして自身のモジュールレベルレジスタに入出力装置１
６，１７，１８のモジュールレベルを取込み、アダプタ
装置１２のモジュールレベルとする。

ここで、割込みが受付けられると、マスクをかけ、他か
ら発せられる割込みを受付けない様な処理を行なう。

アダプタ装置１２は、割込みが受付けられた入出力装置
１６，１７，１８に対し、デバイスステイタスを読込む
ため、その入出力装置１ ６ ， １ ７，１８にＲＥ
Ｇ ＲＥＡＤ（ステイタス読出し）を行ない、アダプ
タ装置１２内蔵のＲＡＭ１２３へ取込む。

その後、アダプタ装置１２はＣＰＵ１１に対し割込む。

ここで、割込みが受けつけられなければ、ＲＡＭ１２３
の特定エリアに必要情報をセーブし、今まで割込みが受
付けられなかった入出力装置１６，１７，１８に対し、
リジューム割込み信号（ＲＩＮＴ；割込みが拒否された
入出力装置に対し割込み許可を知らせる信号）を出力し
、再割込みを促す。

アダプタ装置１２はＣＰＵ１１に対し、チャネル番号、
ステイタスをパラメータとして割込みをかける。

ここで割込みが受けつけられなければＲＡＭ１２３の特
定エリアに退避してある情報を読出し割込みを繰返す。

最後にデータ転送動作につき説明する。

上記、エマンド転送・入出力割込みの転送はファームウ
エアにより管理されるが、このデータ転送はハードウエ
アによりコントロールされる。

コマンドを転送することでＣＰＵ１１の入出力制御部Ｄ
ＭＡにはチャネルのアドレスとレングスがセットされて
おり、又、システムバス１５に接続された入出力装置１
６，１７，１８には同じく、アドレス・レングスが内蔵
レジスタにセットされてある。

上記ＣＰＵ１１はシステムバス１４を介してアダプタ装
置１２との１ダイアログ（要求を発してから応答が返る
までの操作）を終えると、内蔵レジスタＣＰＵのアドレ
スをカウントアツプし、レングスをカウントダウンする
。

同じくシステムバス１５に接続された入出力装置１６，
１７，１８も内蔵レジスタの値をそれぞれアツプ／ダウ
ンカウントする。

これを繰返し、データ転送を終えるとＣＰＵ１１に対し
ＥＮＤ割込みを行ない、終了する。

第４図はデータ転送ハードウエア１２６の実施例を示す
ブロック図、第５図はその動作タイミングを示すタイミ
ングチャートである。

システムバス１５に接続された入出力装置１６，１７，
１８からデータ転送が行なわれる場合、入出力装置１６
，１７，１８はシステムバス１５上のＭＭＲＥＡＤ，Ｍ
ＭＷＲＩＴＥのいずれかのコントロール信号ラインＣＮ
Ｔ０〜ＣＮＴ３を介しそのステイタスを送り、アダプタ
装置１２ヘダイアログをかげる。

アダプタ装置１２では上記ＲＥＡＤ／ＷＲＩＴＥ毎に設
けられるフリツプフロツプ４１，４２のうちのいずれか
一方をセットし、ＣＰＵ１１に対しアテンション信号（
ＡＮＴ；入出力装置１６，１７，１８より割込みがあっ
たことを知らせる信号）を送出する。

このとき、入出力装置１６，１７，１８から送られるア
ドレスの上位ビットにはチャネル番号がセットされ、Ｃ
ＰＵ１１に割込みが受付けられるとＣＰＵ１１より割込
み許可信号（ＴＡＣＫ； ＣＰＵ１ １が入出力装置１
６，１７，１８の要求を受付けたことを知らせる信号）
が送られてくる。

これにより、アンドゲート４４がＯＮし、同時にアンド
ゲート４５，４６ ，４７ ，４８ ，４９ ，５０を
介してそれぞれ、チャネル番号、アテンションステイタ
スＡＴＳ０，ＡＴＳ１ ，データＤＡ７〜０をＣＰＵ１
１に送り込む。

ＣＰＵ１１からのダイアログが終了すると終了信号ＥＡ
ＴＵがアダプタ装置１２に対して送られる。

この信号により、フリツプフロツプ５１がリセットされ
、システムバス１５上に同期信号（ＳＳＹＮ；バスサイ
クルの終了を示す信号）を出力し、入出力装置１４，１
５，１６によるバスダイアログを終える。

ＭＭ（主メモリ１９）からのデータ読出し時は、ＥＡＴ
Ｎ（アダプタ装置１２がＣＰＵ１１からＴＡＣＫ信号を
受けとり、割込み種類、チャネル番号、デバイス番号等
をＣＰＵ１ １へ送ることを通知する信号）のタイミン
グで主メモリ１９から得られるデータをアダプタ装置１
２内蔵のデータレジスタに一旦セーブし、入出力装置１
６ ， １ ７，１８によるバスダイアログが終了す
るまでデータを保持しておくものとする。

尚、図中、５２〜５７はアンドゲート、５８，５９はオ
アゲートを示す。

ここで本発明の要旨となるエラーリカバリイリトライの
ため、ＣＰＵに内蔵されたＤＭＡコントローラに対し、
アドレス／レングスの書換えを行なう場合につき、第６
図に示した動作概念図を使用して詳細に説明する。

第６図は本発明の動作概念を示す図であって、第２図と
同一番号の付されているブロックはそれと同等の機能・
名称を持つものとする。

図において、１１はＣＰＵであって、ＤＭＡコントロー
ラ６１を内蔵するものとする。

１２はアダプタ装置である。

アダプタ装置１２は上述した如くＲＯＭ１２２に収納さ
れたファームウエアをマイクロプロセッサ１２１が読出
し実行するものであって、ＲＡＭ１２３に設定されるレ
ジスタ領域の他にチャネルレジスタ６２，ステイタスレ
ジスタ１３，モジュールレベルレジスタ６４が内蔵され
、それぞれ、割込みを受けた入出力装置１６のチャネル
番号，ステイタス，そしてアダプタ装置１２自身のモジ
ュールレベルが保持される。

１６はシステムバス１５に接続される入出力装置のうち
の１個であって例えば大容量磁気ディスクメモリである
。

入出力装置１６は自身のモジュールレベルが保持される
モジュールレベルレジスタ３５ならびに外部割込みが終
了したことを示すフラグレジスタＰＣＦ６６を持つ。

上記構成において、まず入出力装置１６からアダプタ装
置１２に対し発せられる外部割込みにより、アドレス情
報ＡＨ（アドレス情報任意バイトのうち上位バイト）が
渡される。

ここでアダプタ装置１２は内蔵されたファームウエアに
より、ＣＰＵ１１に対し割込みをかけ、ＤＭＡコントロ
ーラ６１におけるＡＨ部の情報を書換える。

同様に、Ａ Ｌ，Ｌ Ｈ ，Ｌ Ｌを書換えた後、上述
したデータ転送を開始する。

ところで、入出力装置１６からアダプタ装置１２へ割込
んだ後、従来であれば直接アドレス・レングスの書換え
は終了したものであるが、バスインターフェースの差異
により、アダプタ装置１２でＣＰＵ１１に対し、未だ割
込めないでいる場合もある。

従って、ＣＰＵ１１に対する割込みが終了したところで
アダプタ装置１２は内蔵のファームウエアにより、フラ
グレジスタ６６の所定のビットを立てる。

（書込む）その後、入出力装置１６のファームウエアに
より、上記フラグレジスタ６６をリセットし、このこと
により次の割込みを実行することができる。

又、入出力装置１６は、外部割込みを行なうとき、アダ
プタ装置１２へ優先的に割込むため自身でモジュールレ
ベルを上げ、アダプタ装置１２へ割込む。

アダプタ装置１２はこの割込みを受けつげると入出力装
置１６のモジュールレベルを“１”に書換える。

上記割込みデータ転送については上述したため、ここで
の説明は重複を避ける意味で詳述しない。

このことにより、バスインターフェースの異なる入出力
装置を接続した場合であっても、エラーリカバリイリト
ライのため、ＣＰＵ１ １に内蔵されたＤＭＡコントロ
ーラ６１に対し、アドレス／レングスの書換えを実現し
うる。

以上説明の如く本発明によれば、バスインターフェース
の異なる入出力装置を、あるバスインターフェースを持
つシステムに接続する際、上記入出力装置であっても、
エラーリカバリイリトライのため、ＣＰＵに内蔵された
ＤＭＡコントローラに対し、アドレス／レングスの書換
えをハードウエア／ソフトウエアの変更なしに任意に実
現しうる。

更に、スピードが要求されるデータ転送をハードウエア
で、ＣＰＵからのコマンド転送ならびに入出力装置から
の割込み処理をファームウエアでコントロールして柔軟
性を持たせたもので、１個のアダプタ装置によりインタ
ーフェースの異なる入出力装置を効率良く制御できる。

【図面の簡単な説明】

第１図は従来の情報処理装置の接続構成例を示す図、第
２図は本発明による情報処理装置の接続構成例を示す図
、第３図は第２図に示したアダプタ装置の内部構成を示
すブロック図、第４図はアダプタ装置に内蔵されるデー
タ転送ハードウエアの構成例を示す回路図、第５図はデ
ータ転送動作を示すタイミングチャート、第６図は本発
明の動作概念を示す概念図である。 １１・・・・・・ＣＰＵ、１２・・・・・・アダプタ装
置、１３・・・・・・あるインターフェースを持つ入出
力装置、１４，１５・・・・・システムバス、６１・・
・・・・ＤＭＡコントローラ、６６・・・・・・フラグ
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ＤＭＡコントローラを内蔵するＣＰＵならびに第
   １のバスを含み、あるバスインターフェースを有するシ
   ステムにインターフェースの異なる入出力装置を接続す
   る際、上記ＣＰＵから発せられる入出力コマンド及び上
   記入出力装置から発せられる割込みの受け渡しをコント
   ロールするプロセッサユニット内蔵のインターフェース
   コントローラと、上記プロセッサユニットとは切離され
   、上記第１のバスに接続される装置と上記入出力装置間
   のデータ転送制御を行なう転送ハードウエアからなる唯
   一個のアダプタ装置を、上記ＣＰＵを含むシステムの入
   出力装置の１つとして上記第１のバスへ接続することに
   より、上記アダプタ装置に第２のバスを介して接続され
   る複数の入出力装置の割込み及びデータ転送をコントロ
   ールするものであって、上記アダプタ装置は下記（Ａ）
   ・（Ｂ）・（Ｃ）を有し上記ＣＰＵは上記アダプタ装置
   から必要情報が転送されることにより、アドレス／レン
   グス情報を書換えた後、データ転送を行なうことを特徴
   とする入出力制御方式。 （４）リトライを行なう入出力装置から上記ＣＰＵへの
   アドレス／レングス変換要求を受付ける第１のバスダイ
   アログ手段， （Ｂ） 上記ＣＰＵに対し割込みによりアドレス／レ
   ングス変換ダイアログを行う第２のバスダイアログ手段
   、 （Ｃ） 上記入出力装置から発せられるアドレス／レ
   ングス変換要求を受付け処理した後、その入出力装置に
   終了を通知する手段。