JPH0198048A - 周辺装置制御装置およびアダプタ・インターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、周辺装置の制御装置およびアダプタ・インタ
ーフェースに関する。

〔従来の技術および解決しようとする課題〕多くのデー
タ処理システムにおいては、複数の装置をシステムに一
緒にリンクするため共通バスが使用される。このバスは
、システムとリンクされた２つの装置がその相互間に通
信を行なう即ち情報を転送することを許容する。

典型的には、通信は１つのバス・サイクル毎にバスに対
する要求を行なうことによって、どの装置によっても通
信が確立される。このバス・サイクルが許与されると、
要求側の装置はマスターとなり、このバスとリンクされ
た他のどの装置もスレーブとしてアドレス指定すること
ができる。

スレーブ装置からのメモリー読出し転送の如きスレーブ
装置からの応答を要求する転送は、１つの応答サイクル
を必要とする。このような場合、マスターは応答が要求
されることを表示し、またスレーブに対して自らを識別
する。要求される情報が使用できる状態になると、スレ
ーブはマスターの役割をとり、要求側の装置に対する情
報の転送を開始することになる。このように、このよう
な交換により、２つのバス・サイクルが必要となる。ス
レーブの応答に要する期間中、他の装置はこのバスを用
いて上記のマスター／スレーブ装置が介在しない他の装
置と通信する。２つの装置がバスから同時のサービスを
要求する場合には、接続を遮断するロジックをバスと直
接接続された各装置に含めることができる。

共通バスを用いる典型的なデータ処理システムが第１図
に示されている。図示のように、時として多重回線から
なるバス１００が記憶装置１０２と接続されている。こ
の記憶装置は、各々がこのバスと通信するいくつかの記
憶装置を含み得る。

また、このデータ処理システムと接続されているのは、
１つの科学計算装置１０８と３つのコントローラ、即ち
基本装置コントローラ１１０と、通信コントローラ１１
２と、大容量記憶装置／磁気テープ・コントローラ１１
４とである。この基本装置コントローラ１１０はバスと
接続されて、多数の単位レコード周辺装置１１６がバス
１００ヘアクセスすることを許容する。このような基本
装置コントローラの使用は、このように、各単位レコー
ド周辺装置がバスに対して直接アクセスした場合に結果
として生じることになるバスに対する比較的大きな需要
を回避する。同様に、モデム装置を介して通信の制御を
行なうため用いられる通信コントローラ１１２　、およ
びテープ周辺装置１１８またはディスク周辺装置１２０
の如き大容量記憶装置の制御に用いられる大容量記憶／
磁気テープ・コントローラ１．１４が、バス＋００と通
信する。

上記の装置の他、バス・サイクルの制御およびバス上に
送られるデータの調整を行なうため、中央処理装置＋０
６がバスと接続されている。このため、バス１００と接
続されるこれらの装置のどれかが、バス１００と接続さ
れた他の装置をアドレス指定する、即ちこれと通信する
ことができる。

例えば、テープ周辺装置１１Ｂは、コントローラ■４に
よって記憶装置１０２をアドレス指定することができる
。

適正な装置がマスター装置によりアドレス指定されるこ
とを保証するため、メモリー形式の処理要素を除いて、
システムにおける各終端点毎にチャネル番号が存在する
。このような場合、チャネル番号が１１ｒ１記終端点を
識別するメモリーのアドレスと共に各装置に割当てられ
る。全二重通信装置の如きある装置は、２つのチャネル
番号を使用する。出力専用装置あるいは入力専用装置の
如き他の装置は、それぞれ１つのチャネルしか使用しな
い。多重入力および出力ボートを有する装置は、一般に
、異なるボート間を見分けるため連続チャネル番号のブ
ロックを必要とする。

このようなシステムにおいては、バスのアクセスのため
異なる優先順位が確立されている。

例えば、ある周辺装置が１つのコントローラ介してバス
へアクセスする場合、このコントローラと接続された他
の全ての周辺装置はロック・アウトされるか、あるいは
このバスへのアクセスを拒まれる。

上記の形式のバス・システムのこれ以上の詳細について
は、以下に示す米国特許において記載されている。照合
された特許は、＋Ｉｏｎｅｙｗｅｌ１社の優先順位バス
・システムに関するものである。

（ａ　）　１９７６年１２月１４日発行のＦ、　Ｖ、　
Ｃａ５ｓａｒｉｎｏ。

Ｊｒ、等の米国特許第３，９９７，８９６号ｒ分割バス
・サイクル動作を提供するデータ処理システム（Ｄａｔ
ａ　ｒ’ｒｏｃｃｓｓｉｎｇ　ＳｙｓＬｅｍ　ｒ’ｒｏ
ｖｉｄｉｎｇ　５ｐｌｉｔ−［１ｕｓＣｙｃｌｅ　０ｐ
ｅｒａｔｉｏｎ）　Ｊ（ｂ　）　１９７６年１２月２８
日発行のＧ、　Ｊ、　Ｂａｒｌｏｗ等の米国特許第４，
０００，４８５号「共有資源のロックされた動作を提供
するデータ処理システム（Ｄａｔａｐｒｏｃｅｓｓｉｎ
ｇ　５ｙｓ１．ｅｍＰｒｏｖｉｄｉｎｇ　Ｌｏｃｋｅｄ
　０ｐｅｒａｔｉｏｎｏｒ　５ｈａｒｅｄ　１ｌｅｓｏ
ｕｒｃｅｓ）　Ｊ（ｃ）１９７７年６月目日発行のＧ、
　Ｊ、　Ｂａｒｌｏｗの米国特許第４．０３０，０７５
号「分散優先順位回路網を備えたデータ処理システム（
ＤａＬａ　Ｐｒｏｃｅｓｓｉｎｇ　Ｓｙｓｔｅｍｌｌａ
ｖｉｎｇ　Ｄｉｓｔｒｉｂｕｔｅｄ　Ｐｒ１ｏｒｉｔｙ
　Ｎｅｔｗｏｒｋ）　Ｊ（ｄ）１９７８年　６月２０日
発行のＧ、　Ｊ、　Ｂａｒｌｏｗの米国特許第４，０９
６，５６９号「情報転送要求を非活動化するためのロジ
ックを有する分散周辺回路網を備えたデータ処理システ
ム（Ｄａｔ、ａ　ＰｒｏｃｅｓｓｉｎｇＳｙｓｔｅｍ　
　Ｈａｖｉｎｇ　　Ｄｉｓｔｒｉｂｕｔｅｄ　　Ｐｒ１
ｏｒｉｔｙ　　ＮｅｔｗｏｒｋｗＨｈ　Ｌｏｇｉｃ　ｆ
ｏｒ　ＤｅａｃＬｉｖａＬｉｎｇ　Ｉｎｆｏｒｍａｔｉ
ｏｎＴｒａｎｓｆｅｒ　　Ｒｅｑｕｅｓｔｓ　　）　　
Ｊ（ｅ）１９７６年１１月２３日発行のＦ、　Ｖ、　Ｃ
ａ５ｓａｒｉｎｏ。

Ｊｒ、等の米国特許第３，９９３，９８１号「データ処
理システムにあけるデータ転送要求を処理する装置（＾
ｐｐａｒａＬｕｓ　ｆｏｒ　Ｐｒａｏｃｅｓｓｉｎｇ　
Ｄａｔａ　ＴｒａｎｓｆｅｒＲｅｑｕｅｓｔｓ　　ｉｎ
　　ａ　　Ｄａｔａ　　Ｐｒｏｃｅｓｓｉｎｇ　　Ｓｙ
ｔｅｍ）」（ｆ　）　１９７６年１１７３：１０日発行
のＧ、　Ｊ、　Ｂａｒｌｗの米国特許第３，９９５，２
５８号［データ保全手法を備えたデータ処理システム（
Ｄａｔａ　Ｐｒｏｃｅｓｓｉｎｇ　５ｙｓＬｅｎ＋１１
ａｖｉｎｇ　ａ　Ｄａｔａ　Ｉｎｔｅｇｒｉｔｙ　Ｔｅ
ｃｈｎｉｑｕｅ　）　Ｊ（：Ｊ題を解決するための手段
） 本発明は、システム・バスと、このシステム・バスと接
続された主記憶装置と、このバスと接続された複数の周
辺装置とを備えたコンピュータ・システムに関する。本
システムは、更に、前記バスと接続されて、直接メ・そ
り−・アクセス操作において複数の周辺装置の各々と主
記憶装置との間にデータを転送するためバスと接続布れ
たコントローラを含む。バッファ・メモリーを備えたア
ダプタが、各周辺装置と前記コントローラとの間に接続
されている。このコントローラは、複数のアダプタの各
々からの要求信号に応答して主記憶装置と前記要求を実
施するアダプタとの間の制限されたデータ量の直接メモ
リー・アクセス転送のための個々のＤＭＡ要求を生成す
るシーケンサを含んでいる。各アダプタは、このアダプ
タのバッファ・メモリーが１１限されたデータ量のＤＭ
Ａ転送をサービスする用意ができた時のみ、要求信号（
ＤＰＰＣＬＸ）を生成する。

各アダプタは史に、ＤＭＡ要求が行なわれる時とは別の
時点に、コントローラとアダプタとの間のデータの非Ｄ
ＭＡ転送のための制御信号を受取ることができる。更に
また、このアダプタは、前記制御信号に応答してアダプ
タをＤＭＡ転送のための条件付けを行なう。

始動中、前記アダプタのリセットの後、このアダプタは
、初期のセットアツプ制御信号が受取られる時これに接
続された周辺装置を識別するだめの識別コードを与える
。

本発明の上記および他の目的、特徴および利点について
は、添付図面に示される如き本発明の望ましい実施態様
の以降の更に詳細な説明から明らかになるであろう。図
面においては、全ての図面にわたり同じ参照番号が同じ
部分を示す。

図面は必ずしも正確な尺度によらず、本発明の原理を示
すため誇張されている。

（実施例） 本発明によれば、汎用周辺装置コントローラ（ＵＰＣ）
２０９が設けられる。このｕｐｃは、異なる制御装置を
要することなく異なる形式の周辺装置を制御することが
できる。第２図に示されるように、Ｕ　Ｐ　Ｃ２０９は
、データ・バス２０７ａおよびアドレス・バス２０７ｂ
により、システム・バス２０４と接続されている。ＵＰ
Ｃは、システム・バス２０４と接続された他の装置より
も高い優先状態を受取るようにシステム・バス２０４に
沿って接続することができる。データ・バス２０７ａは
１６乃至３２ビツト巾のいずれでもよく、またアドレス
・バス２０７ｂは２４乃至３２ビツト「１１のいずれで
もよい。このようなインターフェース組立体により、Ｕ
ＰＣを介してシステム・バスと接続されるどの周辺装置
間でも通信を行なうことができる。

Ｕ　Ｐ　Ｃ２０９は、４つまでの周辺アダプタ２１２Ａ
ＮＤとインターフェースすることができるが、この場合
各アダプタは１つ以上のチャネルを有する。合計８つま
での論理チャネルが各ＵＰＣを介してアクセス可能であ
る。図示の如くアダプタ２１２と接続できる典型的な周
辺装置は、テープ周辺装置２１３、ディスク周辺装置２
Ｉ４、および単位レコード周辺装置２１５を含む。適正
なデータ速度の同期およびエラーの検出を保証するため
、各アダプタはデータの格納のためのバッファを提供す
る。

汎用周辺装置コントローラ２０９の更に詳細なブロック
図が第３図に示されている。市販されるＭｏＬｏｒｏｌ
ａ社の６８０００タイプ・マイクロプロセッサ３０１が
、内部データ・バス３２５およびアドレス・バス３２６
と接続されている。データ・バス３２５と接続されてい
るのは、市販される読出し専用メモリー（ＰＲＯＭ）３
０２と、市販されるダイナミック・ランダム・アクセス
・メモリー（ＤＲＡＭ）３０３　と、ＭＹ　　ＣＯＭ　
Ｍ　Ａ　Ｎ　Ｄレジスタ３１５とである。ＤＲＡＭ３０
３は、少なくとも６４にワードの記憶容量を有し、格納
された情報をリフレッシュするランダム論理構成が設け
られている。ＰＲＯＭ３０２　、ＤＲＡＭ３０：］、な
らびに市販される制御デコーダ３１４がアドレス・バス
３２６と接続されている。

市販されるタイマー３０４が、３つの機能を提供するた
めデータ・バス３２５と接続されている。

このタイマー３０４の第１の機能は、大域バス３１６（
以下に論述する）に対する要求の応答を検出することで
ある。もし要求に対して応答がなければ、タイマー３０
４はマイクロプロセッサ３０１に通知する。バス・タイ
マー３０４の第２の機能は、実行されつつある命令が予
め定めた値よりも長くかかるかどうかを判定して、命令
の実行を打切らねばならないかどうかを判定することで
ある。最後に、バス・タイマー３０４の第３の機能は、
予め定めた期間よりも長くかかるＤＭＡ要求サイクルが
存在するかどうかを判定し、もしこのような場合が存在
する（以下に詳細に論述する）ならばこのＤＭＡサイク
ルを打切ることである。

大域バス３１１１は、データ・バス３２５およびアドレ
ス・バス３２６と市販されるトランシーバ３１３により
接続されている。大域バス３１６は、更にシステム・バ
ス２０４のインターフェース３２４と接続されている。

このシステム・バスのインターフェース３２４内には、
システム・パースからデータを受取るための指令レジス
タ３５２があり、各々１つのパリティ・ビットＰを含む
９ビツトを有する。このレジスタ３５２は、制御レジス
タ！と、データ・レジスタＡ％Ｂ％Ｃ％Ｄと、アドレス
・レジスタＥ、Ｆ、Ｇ、Ｈとからなっている。

市販のトランシーバ３５３もまたシステム・バス・イン
ターフェース３２４に含まれている。大域バス３に６は
また、市販されるトランシーバ３１Ｇを介して第２１′
Ａのアダプタ２１２と接続されている。

ＭＹ　　ＡＤＤＲＥＳＳレジスタ３１９およびＭＹ　　
ＤＡＴＡレジスタ３２１が大域バス３１６と接続されて
いる。これらのレジスタは各々４バイトを有する。ＭＹ
　　ＤＡＴＡレジスタ３２１はバイトＡ％Ｂ％Ｃ％ｐを
有し、各々は１つのパリティ・ビットを含む９ビツトｒ
ｌＪである。ＭＹＡＤＤＲＥＳＳレジスタ３１９は同様
に４バイトＥ％Ｆ、Ｇ、Ｈを有し、各々１つのパリティ
・ビットを含む９ビツト巾である。ＭＹ　　ＤＡＴＡお
よびＭＹ　　ＡＤＤＲＥＳＳレジスタのＡ乃至りおよび
Ｅ乃至Ｈのバイトは、それぞれ共通データおよびアドレ
ス・レジスタ３２５Ａ乃至Ｈと対応している。また、大
域アドレスおよびデータ・バス３１６と接続されている
のは、トランシーバ３１２による２つの市販されるＤＭ
Ａチップ３０５および３０６である。

周辺コントローラ２０９固有の特徴は、アダプタ２１２
Ａ−Ｄに取付けられた詰装置とシステムのメモリーを含
むシステム・バス３２４と接続された他の装置との間の
経路をマイクロプロセッサにセットアツプさせることで
ある。−旦マイクロプロセッサ３０１がある周辺装置と
システム・メモリーとの間の通信リンクをセットアツプ
すると、このマイクロプロセッサは転送管理のタスクを
この、装置と関連するＤＭＡ装置３０５．３０Ｂの１つ
に転送する。種々のアダプタからの大域バスへのアクセ
スは、総当たり　（ｒｏｕｎｄ′″ｒｏｂ　ｉｎ）方式
で制御される。ＤＭＡチップ：１０５．３０６に対する
データ転送のアドレスおよび範囲は、トランシーバ：１
１２　、３１３および大域バス３１６を介してマイクロ
プロセッサにより与えられる。

システム・バスおよびＤＭＡチップ・コントローラ・シ
ーケンサによるその後の応答を介するサービスに対する
典型的な要求は、下記のように行なうことができる。チ
ャネル番号を識別する多重ＤＭＡコントローラ・システ
ム（以下に論述する）により要求が受取られると、情報
がシステム・バス３２４と接続されたタスク・デコーダ
２５Ｎに格納される。この要求に関するデータおよびア
ドレスは、これらが到達するとＭＹ　　ＤＡＴＡレジス
タ３２１とＭＹＡＤＤＲＥＳＳレジスタ３１９に格納さ
れることになる。タスク・デコーダ２５１は、この新し
い要求がサービスする特定のボート／チャネルを決定す
る。次に、マイクロプロセッサ３Ｇ＋は要求により識別
される特定のチャネルが使用できるかどうかを判定し、
またこれは特定のアダプタに対して要求が受取られたこ
とをラムウェア装置（図示せず）に信号する。（ラムウ
ェアは、１９８６年ｌＯ月３１日出願のＪ、に１ａｓｈ
ｋａ等の米国特許出願第９２５，４３１号「汎用周辺装
置コントローラが自ら構成するブートロード自在なラム
ウェア」という同じ譲受人に譲渡された別の発明の主題
である）次に、マイクロプロセッサ３０１は、要求を処
理する特定のＤＭＡチップ３０５または３０６をリンク
アップして、かつ開始アドレス、領域アドレスならびに
他のパラメータの如き、チップが要求するパラメータを
セットアツプする。

例えば、ワード＋６のデータおよび２パリテイ・ビット
巾をアクセスすることができるアダプタの場合には、転
送に介在する特定のアダプタが、トランシーバ３１０に
より内部バス３２７に置かれる要求を行なう。この要求
は、大域バス３１６に対するアクセスを許与するシーケ
ンス・コントローラ３５０（以ドにおいて更に詳細に論
述する）により受取られる。次に、ＤＭＡチップは、シ
ステム・バス・メモリー２０２（第２図に示される）に
対し、メモリーにあける特定の場所間、およびアダプタ
のバッファ・メモリー間に情報を転送する用意があるこ
とを通知する。

メモリーにおける特定の場所から要求された千青報は、
システム・バス・インターフェース３２４に対して与え
られ、大域バス３１６から使用できるようにされる。前
に述べたように、システム・バス・インターフェース３
２４において使用できる情報は４バイトまでの巾となる
。これら４バイトは２ワード転送へ分割される。アダプ
タが１バイトしかアクセスできない場合には、４つの個
々の転送操作がＤＭＡチップ３０５または３０６、ＭＹ
ＲＥＧ　Ｉ　５ＴＥＲ３３１９，３２１、大域データお
よびアドレス・バス３１６、およびトランシーバ３１０
によって要求される。

シーケンサ３５００目的は、かなりの期間比較的低い優
先順位の装置が大域バス３１６をアクセスすることを阻
止するおそれがある最も高い優先順位を有する装置に対
して大域バスを許与するのではなく、全てのアダプタに
対して総当たり方式で大域バスに対する等しいアクセス
を与えることにある。

シーケンサ３５０は、第１のアダプタ２１２Ａを最初に
調べてポーリングすることにより大域バス３１６に対す
る総当たりアクセスを行なって、このアダプタに関して
出入りする情報が存在するかどうかを判定する。もしこ
の第１のアダプタ２１２Ａに関する情報の出入りがある
ならば、大域バス３１６に対するアクセスがこれに許与
される。４バイトまでがシーケンス当たりアダプタに関
して出入りすることを許されることが望ましい。この時
、シーケンス・コントローラ３５０は次のアダプタ３１
１ａへ進み、これがサービス要求を有するかどうかを判
定する。もしそうであれば、このアダプタは第１のアダ
プタ２１２　Ａと同じ方法でサービスを受けることにな
る。もしこのアダプタへ転送されるべき情報がなければ
、全てのアダプタがサービス要求について調べられるま
でシーケンサは次のアダプタへ進み、この時−時に４バ
イトまでのサービスを受ける。

シーケンスにおける最後のアダプタが調べられた後、シ
ーケンサ３５０は最初のアダプタ２１２ａへ戻る。この
ように、各アダプタが総当たり方式でサービスを受ける
。

各アダプタをサービスするための総当たりシーケンス操
作には、マイクロプロセッサに専用化されたシーケンス
が一体化されている。

マイクロプロセッサは、隣接するアダプタ間でサービス
されることが望ましい。マイクロプロセッサ３０１に大
域バス３１６に対するアクセスを与えることにより、マ
イクロプロセッサ３０１がＵ　Ｐ　Ｃ２０９に対して内
部あるいは外部を問わず他の周辺装置からの予期されあ
るいは要求されない割込みをサービスすることを許容す
る。

シーケンサの詳細については、本願と同時に出願された
Ｊ６にＩａｓｈｋａ等の「バス・アクティビティ・コン
トローラ」なる名称の米国特許出願に示されている。

第４図は、付設されたアダプタ２１２、マイクロプロセ
ッサ３０１およびＤＭＡＣ：１０５　、３０６間の物理
的インターフェースであるアダプタ・コネクタ４０１を
示している。アダプタ・インターフェース５０１は、Ｄ
ＭＡチップ、アダプタのバッファ、およびコンピュータ
・システムの主記憶装置間の「初期手順」のため必要な
アダプタとの接続を提供する。インターフェース４０１
はまた、アダプタと接続された特定の周辺装置に対する
特定の指令セットを受取るためアダプタをセットアツプ
する指令信号に対する接続を提供するため応答可能であ
る。例えば、テープがサービスされる時は、プリンタに
対するプロトコルと比較して異なるプロトコルが要求さ
れる。

マイクロプロセッサ３０１は、ＤＲＡＭ３０３における
各周辺装置と通信するため必要な指令セット情報を！ｊ
−える装置に特定のファイルを維持する。このファイル
は、システムの最初の始動時に主記憶装置からＤＲＡＭ
３０３へロードされる。始動時には、マイクロプロセッ
サ３０１は以下に述べるようにアダプタから識別バイト
を読出し、この識別バイトを特定のテストと関連するス
クラッチ・パッド・メモリーに格納する。

主記憶装置から１つのアダプタへのデータ転送がある時
、指令がシステム・バス上をマイクロプロセッサに対し
て送られる。マイクロプロセッサは、次に、データを受
取るようセットアツプするため、アダプタ・インターフ
ェースにより制御情報をアダプタに対して送出する。

マイクロプロセッサはまた、制御パラメータを前記の特
定のボートと関連するＤＭＡＣチャネルに送出する。

第４図のアダプタ・インターフェース４０１においては
、グループの制御回線がマイクロプロセッサ３０１から
制御情報を転送するため構成されている。いくつかのマ
イクロプロセッサ制御信号は、直接マイクロプロセッサ
から絶縁バッファ動作を介して入着する特有の制御回線
、即ち、読出し／３込み回線ＤＭＲＥＡＤ、上位データ
・ストローブ回線ＤＭ、ＵＤＳ、下位データ・ストロー
ブ回線ＤＭ、ＬＤＳ、割込み要求回線Ｄ　Ｉ　ＲＥＱＸ
、マイクロプロセッサ割込み確認回線ＤＩＡＣにＸおよ
びデータ転送初期手順回線ＤＤＴＡＣＫである。信号名
に葛けるＸは、４つの可能なアダプタの内の１つを０．
１．２または３により指示することを意図するものであ
る。Ｘのない全てのイ８号は、４つのアダプタで共用さ
れる。

読出し／書込み回線ＤＭＲＥＡＤは、信号の論理状態に
応じて、行なわれるべき操作のタイプがアダプタからの
データの読出しであるか、あるいはこれに対するデータ
の書込みであるかを判定する。

上位および下位のストローブ回線ＤＭ。

ＵＯＳおよびＤＭ、ＬＤＳは、表明される時用いられて
、データ回線上のデータ・ワード（１６ビツト、プラス
パリチイ）の上位または下位のビットにおけるデータが
妥当であるかどうかを判定する。換言すれば、もし下位
データ・ストローブ回線上のイ３号が論理的に真である
ならば、データ・ビット０〜７プラス・パリティが妥当
となる。上位のデータ・ストローブ信号が真である時は
、ビット８〜１５プラス・パリティが妥当となる。この
ように、８または１６ビツトをパリティと共にインター
フェースに転送することが許される。

要求回線Ｄ　Ｉ　ＲＥＱＸが表明される時、アダプタは
マイクロプロセッサの正常なフローを割込みして、例外
ハンドラを呼出すことになる。

この例外ハンドラは、Ｕ　Ｐ　Ｃ２０９からのデータ転
送を要求する際の如き特殊な事象の処理を許容すること
になる。

マイクロプロセッサ確認回線ＤＩＡＣにＸは、アダプタ
割込み信号がマイクロプロセッサ３０１により確認され
たことをアダプタに通知する初期手順回線である。デー
タ初期手順回線ＤＤＴＡＣには、アダプタに対し送られ
たデータが書込みサイクル中に取られた時、あるいはア
ダプタからのデータが読出しサイクル中に妥当となる時
、アダプタが表明する回線である。基本的に、マイクロ
プロセッサが情報が直接受取られあるは送出されたこと
を確認する。この回線は、命令サイクルを終了させるた
め必要である。この回線はまた、ＤＭＡ操作の間ＤＭＡ
Ｃにより使用されるが、ＵＰＣによって表明される。

他のマイクロプロセッサ制御回線は、マイクロプロセッ
サ３０１から与えられた信号を用いて制御復号ロジック
３１４により取得される。これらのマイクロプロセッサ
の制御信号は、４つの一義的な制御信号ＤＭＣＴＬＩ−
ＸＯ１ＤＭＣＴＬ２−ｘＯｌＥＮＡＢＬＸ−１０、ＥＮ
ＡＢＬＸ−ＯＯｌ”；’スターークリア回線ＤＭＣＬＲ
Ｘ、および８．０　Ｍｌｌｚクロック回線を含む。４つ
の一義的制御回線は、マイクロプロセッサ３０１からの
２４ビツト・アドレス回線を符号化することにより生成
される。この２４ビツト・アドレス回線を４つの一義的
な制御回線に縮減することの利点は、インターフェース
４０１．におけるリードが少なくて済み、また各アダプ
タにおける２４ビツト・アドレス回線の復号のため必要
な空間がｉｉｉされることである。

４つの制御回線ＥＮＡＢＬＸ−００、 ＥＮＡＢＬＸ−１０、Ｄ　ＭＣＴ　Ｌ　１およびＤＭＣ
ＴＬ２により、制御機能の種々の組合せがアダプタ・イ
ンターフェース４０１において構成することができる。

本システムは、アダプタ・インターフェース５０１にお
いて形成されるこれら制御機能の内６つを認識する。従
って、アダプタの設計者達は、アダプタの読出しまたは
書込みのため、データ回線ＤＭＤＴＸＸに関してこの６
つの制御機能のどれでも自由に実現することができる。

例えば、もしある指令バイトがポートＡｏにおけるアダ
プタ２ＨＡ　（第２図）に対して送出されるならば、こ
の６つの制御信号の１つがデータ回線ＤＭＤＴＸＸにお
ける信号の特定のデータの組合せにより表明することが
できる。

更に、この組合された信号は、テープ読出し操作の如き
操作の実行のため、アダプタを予め起動する。このため
、制御回線はアダプタにおける特定の機能を実現するた
めデータ回線と関連して用いられる。しかし、この制御
機能により実現される実際の機能は、あるアダプタに対
する設計上の選択の問題であり得る。換言すれば、設計
者は、周辺装置を制御するための６つの使用可能な制御
機能が実現される方法を選択することができる。

ロジック３１４（第３図）により取得される別の制御回
線であるマスター・クリア回線ＤＭＣＬＲＸは、リセッ
ト・パルスを与えるため用いられる。リセット・パルス
が表明される時、アダプタはそれ自体を初期化して既知
の状態にさせられる。

８．０　Ｍｌｌｚのクロック回線は、システムによるア
ダプタの同期動作を可能にするバッファされたクロック
信号を′ｊえる。クロック信号を駆動するクロックは、
ＵＰＣシステム全体を駆動するクロックと同じ周波数で
ある８Ｍｔｌｚのクロックであることが望ましい。

一旦ＤＭＡＣがデータを転送するよう条件付けられると
、ＤＭＡＣか°らの制御回線を結合するだめの第２のグ
ループの人力がアダプタ・インターフェースにおいて与
えられ、転送を実行するため信号をアダプタに与える。

ＤＭＡＣと関連する制御回線は、読出し／書込み回線Ｄ
ＭＲＥＡＤ、上位および下位のストローブ回線ＤＭ、Ｕ
ＤＳおよびＤＭ、ＬＤＳ、および初期手順回線ＤＤＴＡ
Ｃにを含む。ＤＭＡＣおよびマイクロプロセッサの双方
と直接接続されるこれら回線の作動については、既に先
に述べた。他のＤＭＡＣＩＩＩＪＤｇ回線は、要求制御
回線ＲＥＱＸＸ、確認回線ＤＰＡＣＫＸ、需要回線ＤＰ
ＰＣＬＸ、データ・サイクル回線ＤＭ、ＤＴＣおよび最
後のデータＤＭＡＣ制御回線ＤＯＮＥＡＢを含む。

アダプタがマイクロプロセッサ３０１（第３図）により
条件付けされた後データを受取る用意がＤＭＡＣからア
ダプタへ表明され、大域バスに対するその要求が確認さ
れたことを通知する。

この要求がシーケンサ３５０を介してＵＰＣによって満
たされると、要求回線ＲＥＱＸＸが表明されて、アダプ
タに対して大域バスへのアクセスが許与されたことを表
示する。ＵＰＣもまた、初期手順回線ＤＤＴＡＣにをＤ
ＭＡＣへ表明することによりこの要求に応答して、サイ
クルがこの時点までに完了することを確認する。

次に、ＤＭＡＣはデータ・ストローブ回線ＤＭ。

ＵＤＳおよびＤＭ、ＬＤＳを表明して、アダプタに対し
てどのデータ・バイトが主記憶装置からのデータの転送
中妥当であるかを通知する。このサイクルの終りに、Ｄ
ＭＡＣはデータ・サイクル回線ＤＭ、ＤＴＣを表明して
、アダプタに対しデータ転送がこのデータ・シーケンス
（１〜４バイト）に対して終了したことを通知する。同
様な方式は、データがアダプタから転送される時用いる
ことができる。

各転送が行なわれる時、転送されるデータ量の記録を行
なうため、ＤＭＡＣはそのアドレスを増分しまたその範
囲を減分する。もしデータ転送範囲が尽きると、Ｄ　Ｍ
　Ａ　ＣＩ＄ＩＪ御回線ＤＯＮＥＡＢが表明されて、ア
ダプタに対し転送が終了したことを通知する。またこの
回線は、転送が完了したことをアダプタが判定した時、
アダプタにより表明することができるが、これは周辺装
置の設定レコード・サイズがこれから送出された範囲よ
りも小さい場合があるためである。このように、この制
御は両方向性の制御である。

最後のＤＭＡ制御信号はメモリーの奇数停止線０ＤＳＴ
ＯＰである。このメモリーの奇数停止線０ＤＳＴＯＰは
、Ｕ　Ｐ　Ｃ２０９に対してこの特定の転送が終了した
時データの唯１つのバイトが妥当することを表示するた
めワード転送において使用するためアダプタにより生成
される。

データ結合線即ちデータ回線Ｄ　Ｍ−Ｄ　Ｔ　Ｔ　Ｘは
、大域バスに対する直接の接続であり、マイクロプロセ
ッサと接続されたトランシーバ３１３と接続されるか、
あるいは直接メガバス・データ・レジスタと接続され得
る。

ＯＣＲテープ記憶装置を制御するため構成されたアダプ
タが第５図に示されている。どんなアダプタの構成も制
御される特定の周辺装置の関数であることを認識すべき
である。アダプタの設計者は、汎用周辺装置コントロー
ラと通信するため確立されるプロトコル、および周辺装
置の要件を考慮に入れる。設計者は、アダプタとの通信
を取扱うためＤＲＡＭ３０３にロードされるべきＲＡＭ
ＷＡＲＥとの関連においてアダプタのハードウェアを設
計する。

第５図に示される特定のアダプタは、ＵＰＣと１つの装
置との間の転送のための命令を保持し、アダプタの制御
のための内部命令を保持し、かつＵＰＣと装置との間に
転送されるデータを保持するための１組のレジスタを含
んでいる。

アダプタは更に、情報の転送を制御するためのロジック
を含む。ＵＰＣと周辺装置との間のデータ転送をバッフ
ァするため、先入れ先出しくＦＩＦＯ）装置もまた設け
られている。アダプタのこれらの要素については、以下
において更に詳細に記述することにする。

指令およびデータ情報の双方は、トランシーバ５０２を
介してＵＰＣへ転送される。アダプタのこれらの要素に
ついては、以下において更に詳細に記述することにする
。

指令およびデータ情報の双方は、トランシーバ５０２を
介してＵＰＣへ転送される。典型的には、指令情報はシ
ーケンス・コントローラ３５０のＭＰＵサイクルの間転
送され、指令レジスタ５０４、内部制御レジスタ５３６
、または始動フリップフロップ５０５の如きフリップフ
ロップに格納される。典型的には、データはＤＭＡ操作
の間データ・レジスタ５０６へ転送されるが、このデー
タはＣＰＵサイクル中に転送することができる。指令レ
ジスタ５０４に格納された命令は、ドライバ５０８を介
して周辺装置へ転送することができる。しかし、レジス
タ５０６にあけるデータは、書込みレジスタ５１２にラ
ッチされかつドライバ５１４を介して周辺装置へ指向さ
れる前に、最初にＰＩＦＯ５１０に送られる。ＦＩＦＯ
は、周辺装置がデータを受取ることができる速度よりも
早い速度で、ＤＭＡ操作の間データの受取りを可能にす
る。

ＭＰＵサイクルの間、レジスタ５０４　、５３６．５０
６への命令またはデータのラッチが、第５図の上部に示
されるロジックを介して制御される。

デコーダ回路５１５は、２つの制御信号Ｄ　Ｍ−ＣＴ　
Ｌおよび２つの使用可能化信号ＥＮＡＢＬＸを受取り、
これらの信号を６つの内部指令信号の１つに復号する。

指令レジスタのラッチに際しては、例えば、これら内部
制御１８号ＣＭＳＴＥＮの１つが上位のデータ・ストロ
ーブによりＡＮＤゲート５１６へ与えられる。このＡＮ
Ｄゲートの出力は、方向の信号Ｄ　Ｉ　ＲＥＣＴにより
第２のＡＮＤゲート５１８へ与えられ、指令レジスタに
対するクロックを生成する。

方向信号は、データがＵＰＣからアダプタへ、即ち逆の
方向に転送されつつあることを示す。

信号Ｄ　Ｉ　ＲＥＣＴは排他的ＯＲゲート５２０の出力
であり、このＯＲゲートはその入力としてｕｐｃからの
信号ＤＭＲＥＡＤ、およびデコーダ５１５により最初の
４つの内部制御信号のどれかが生成される時真であるＯ
Ｒゲート５２２からの信号を受取る。この方向信号はま
たトランシーバ５０２へ与えられ、受信側あるいは送信
側としてトランシーバを確立する。

このように、ＵＰＣからアダプタへの指令データの転送
は、第７図のタイミング図に示される如くである。制御
および使用可能化入力、およびアダプタに対するＤＭＲ
ＥＡＤ入力は、ＵＰＣのＭ　Ｐ　Ｕ：１０１により特定
の動作のためセットされる。指令レジスタ５０４への転
送のためには、例えば、制御信号ＣＭＳＴＥＮが使用可
能状態にされる。トランシーバ５０２の方向は、このよ
うにゲート５２２および５２０によフてセットされる。

トランシーバ５０２はまた、ＯＲゲート５２２の出力に
より使用可能状態にされ、このため大域バスからトラン
シーバ５０２に対する人力におけるデータが指令レジス
タ５０４に対する入力において使用可能となる。この時
、データ・ストローブにより、指令レジスタがゲート５
１６および５１８によってクロックされる。このデータ
・ストローブはまた、ＯＲゲート５２２の出力と共にＯ
Ｒゲート５２４へ与えられ、ＵＰＣへ戻される確認信号
ＤＴＡＣＫを生じる。

マイクロプロセッサ３０１の１つのサイクルの間、マイ
クロプロセッサは、第６図に示される作動状態の周辺装
置からの状況情報の如き情報を得ることができる。これ
は、入力において８バイトの情報を有するマルチプレク
サ５３４により行゛なわれ、館記情報は各々内部制御レ
ジスタ５３６からの入力Ｓ’ｒＡＴＳによって選択する
ことができる。状況情報の少なくとも１つのバイトが、
受信装置５４２を介して周辺装置からマルチプレクサに
対して与えられる。

マルチプレクサ５３４に与えられる選択信号５ＴＡＴＳ
は、マイクロプロセッサ３０１により内部制御レジスタ
５３６に最初にロードされる。

このためには、マイクロプロセッサは制御信号ＤＭＣＴ
ＬおよびＥＮＡＢＬを表明して、制御信号ＦＲＭＣＮＴ
を生じる。制御信号ＦＲＭＣＮＴはＯＲゲート５２２を
介して送られて、信号ＤＭＲＥＡＤにより排他的ＯＲゲ
ート５３０へ与えられる。排他的ＯＲゲート５２０の出
力は、アダプタがデータを受取ることができるようにト
ランシーバ５０２の方向をセットする。ＯＲゲート５２
２からの信号ＤＰＳＴＲもまたＯＲゲート５２３に送ら
れて、トランシーバを使用可能状態にする。回線ＤＭＤ
ＴＴＸ上で使用可能なデータは、このように、回線ＤＴ
ＢＵＳ上の内部制御レジスタ５３６の入力において使用
可能となる。その後、上位データ・ストローブと同時に
、制御信号ＦＲＭＣＮＴがＡＮＤゲート５３８を経て、
データを内部制御レジスタ５３６にラッチする。この時
、信号ＣＭＳＴＥＮを表明する制御信号の以降の表明に
おいて、また信号ＤＭＲＥＡＤが適正にセットされた状
態で、マルチプレクサ５３４はＡＮＤゲート５４０を介
して使用可能状態にされ、内部制御レジスタ５３６に格
納されたデータにより指示される状況情報を再びトラン
シーバ５０２に与える。

信号ＣＭＳＴＥＮは、レジスタ５０４のラッチおよびマ
ルチプレクサ５３４の付勢の両方のために用いられる。

信号ＤＭＲＥＡＤがデータをアダプタに書込むためセッ
トされると、方向信号は、データがトランシーバ５０２
を介してアダプタへ送られる如きものであり、信号ＣＭ
ＳＴＥＮは指令レジスタ５０２ヘゲートされる。しかし
、信号ＤＭＲＥＡＤが反、転されると、方向信号はデー
タの転送を再びトランシーバ５０２を介してＵＰＣへ生
じ、制御信号ＣＭＳＴＥＮはマルチプレクサ５３４へゲ
ートされる。

初期の始動中、マイクロプロセッサ３０１からＩＩＩ御
デコーダ３１４を介し、またアダプタにおけるロジック
５３０を介する信号ＤＭＣＬＲＸは、アダプタを初期の
状態にリセットさせる。この初期の状況の一部として、
内部制御レジスタ５３６／ は、出力５ＴＡＴＳをゼロにセットするようにＡＤＰＣ
ＬＲによりリセットされる。制御信号ＣＭＳＴＥＮを用
いる初期のアダプタからＵＰＣへの状況の転送中、マル
チプレクサ５３４のゼロ入力に与えられるハードワイヤ
ド識別入力が再びトランシーバを介してＵＰＣへ読戻さ
れる。この識別コードに基いて、マイクロプロセッサ３
０１は識別されたアダプタの処理のため必要なＲＡＭＷ
ＡＲＥでＤＲＡＭ３０３をロードする。

シーケンス・コントローラ３５０のＭＰＵサイクルの間
、データは指令レジスタ５０４ではなくデータ・レジス
タ５０６ヘラツチすることができる。レジスタは、デー
タ・ストローブによりＡＮＤゲート５２６を介してスト
ローブされる制御信号ＣＮＴＳＴＥＲによりラッチされ
、ＯＲゲート５２８を介してレジスタ５０６の入力側に
与えられる。しかし、第９Ａ図のタイミング図および第
９Ｂ図のフローチャートにより示されＤＭＡ操作におい
ては、データはより一般的にデータ・レジスタ５０６へ
与えられる。

主記憶装置からのＤＭＡ操作中、アダプタはＵＰＣに対
し、マイクロプロセッサによりセットアツプされた後そ
の信号ＤＰＰＣＬを表明することによりデータを受取る
ことができることを表示する。ＤＰＰＣＬ信号はアダプ
タ・ロジック５３０により表明され、このロジックはＰ
ＩＦＯ５１０の充填状況および周辺装置から受信機５３
２を介して受取られる使用中信号ＢＵＳＹＦＣに応答す
る。シーケンサ制御装置３５０は、アダプタからの信号
ＤＰＰＣＬの表明に応答して、要求信号ＲＥＱＸＸを表
明することにより、このアダプタおよびその関連するＤ
ＭＡコントローラ：ＪＯ５，３０６に交７Ｅに１つのサ
イクルを割当てる。

ＵＰＣのマイクロプロセッサ３０１により前にセットア
ツプされたＤＭＡＣは、ＯＲゲート５２３を介して確認
１５号ＤＰＡＣにを表明してトランシーバ５０２を使用
可能状態にする。ＤＭＡはまた信号ＤＭＲＥＡＤをセッ
トしてトランシーバ５０２に対する方向の入力を確立す
る。信号ＤＭＤＴＣがＡＮＤゲート５２５を介してＤＭ
Ａコントローラにより表明される時、大域バスからトラ
ンシーバ５０２を介して使用可能なデータがデータ・レ
ジスタ５０６ヘストローブされる。このデータは、その
後Ｆ　［Ｆ０５１Ｇ　、書込みレジスタ５１２およびド
ライバ５１４を介して周辺装置へ送られる。

ＤＭＡ操作の間転送される４つの直列バイトの各々毎に
、ＤＭＡＣは確認およびストローブ信号ＤＰＡＣＫＸお
よびＤＭ、ＵＤＳを表明させる。もしアダプタが以降の
バイトを受取るため更に時間を必要とするならば、この
アダプタはこれが用意できるまで信号ＤＰＰＣＬＸを否
定する。あるいはまた、アダプタは、ＤＭＡＣが以降の
バイトを前送し得ると同じ早さでこれらバイトを受取る
ように、信号ＤＰＰＣＬＸを保持することができる。い
ずれの場合も、信号ＤＰＰＣＬＸがアダプタにより表明
されると、ＤＭＡＣは再び信号ＤＰＡＣＫ％ＤＭ、ＵＤ
ＳおよびＤＭ、ＤＴＣを表明して以降のバイトをデータ
・レジスタにラッチする。最後に、ＵＰＣは一旦４つの
バイトを転送すると、前記アダプタに対する信号ＲＥＱ
ＸＸを否定して、アダプタのこのサイクルの間これ以上
の転送が行なわれない。

周辺装置からアダプタを介して主記憶装置へのＤＭＡの
制御−トのデータ転送は第８Ａ図および第８Ｂ図に示さ
れている。このようなデータ転送においては、周辺装置
からのデータは受信機５４４を介して受取られ、ロジッ
ク５３０からの信号により第１の読出しレジスタ５４６
に対してラッチされる。データは、ＦＩＦＯ５１０を通
７て、第２のセットの読出しレジスタ５４８に対して送
られる。読出しレジスタ５４８は、データの連続するバ
イトをデータの１６ビツト・ワードに組立てる。レジス
タ５４８からのデータは、ＤＭＡ転送中にトランシーバ
５０２を介して大域バスから使用可能状態にさせられる
。

マイクロプロセッサ３０１は、主記憶装置へのＤＭＡ転
送のためアダプタの内部制御ロジックをセットアツプす
る制御信号ＤＭＣＴＬＸ、ＥＮＢＬＸおよびＤＭＲＥＡ
Ｄを表明する。

レジスタ５４８およびＦＩＦＯ５１０において充分なデ
ータが使用できるならば、アダプタは信号ＤＰＰＣＬＸ
を表明する。この信号に応答して、シーケンス・コント
ローラ３５０は、このアダプタのシーケンスにおける順
番において、アダプタおよびその関連するＤＭＡＣに対
する信号ＲＥＱＸＸを生成する。操作を制御するＤＭＡ
Ｃにより信号ＤＰＡＣＫＸおよびＤＭ、ＵＤＳが表明さ
れると、レジスタ５４８からのデータはトランシーバ５
０２へ転送される。このデータは、ＤＭＡＣによる信号
ＤＭＴＣの表明と同時に、ＭＹ　　ＤＡＴＡレジスタ３
２１に対してラッチされる。信号Ｄ　ＰＡＣＫＸおよび
ＤＭ、ＵＤＳによる次の転送サイクルに先立ち、アダプ
タが次の２つのバイトをレジスタ５４８ヘラツチするこ
とができるならば、信号ＤＰＰＣＬＸが保持され得る。

さもなければ、この信号はデータが使用可能状態になる
まで否定される。特定のアダプタが同時に１つまたは２
つのバイトの転送ができるかどうかに従フて、ＤＭＡは
第２のワード転送毎に１回、あるいは連続的なバイト転
送のための３回信号ＤＰＡＣＫおよびＤＭ。

ＵＤＳを表明することになる。−旦データの４つのバイ
トが転送されると、信号ＲＥＱＸＸが否定されてＤＭＡ
転送のこのサイクルを終了する。読出しレジスタ５４８
に対するストローブが信号ＲＥＱＸＸと同時に条件付け
られる故に、データは読出しレジスタに対してストロー
ブされ続けることはなく、次のＲＥＱＸＸ表明までＦＩ
ＦＯに保持されることになる。

前記ＦＩＦＯ！ｉｌｏとマルチプレクサ５３４への人力
との間にも１つのデータ経路が設けられる。このデータ
経路は、データ・ラップ診断手順の間使用される。この
手順においては、ＵＰＣがデータをデータ・レジスタ５
０６およびＦＩＦＯ５１０に転送し、次いでマルチプレ
クサ５３４に対する適正な入力を選択するため内部制御
レジスタ５３６に格納されたデータを介して、データを
再びＦＩＦＯからＵＰＣへ転送する。

第５図のアダプタは可能なアダプタ設計の単なる例示で
あることが判るであろう。事実、汎用周辺コントローラ
２０９がアダプタの設計者により設計されるＲＡＭＷＡ
ＲＥの制御下のアダプタを取扱う故に、（ＪＲＣはその
指令シーケンスにおける大きな柔軟性を提供し、このた
めアダプタに関１−るデータの出入れに大きな柔軟性を
提供する。アダプタが信号ＤＭＣＴＬ、ＥＮＡＢＬＬ％
ＤＭＲＥＡＤおよびＲＥＱＸ）ｋ：応答できること、特
にそれ自体のレジスタが上位のデータおよび（または）
下位のデータ・ストローブによりストローブすることを
可能にすることが重要である。また、ＤＭＡ操作中、い
ずれかの方向におけるデータの４つのバイトの転送後、
ＵＰＣの制御下でアダプタがデータの転送に割込みがで
きることが重要である。更に、アダプタ設計の柔軟性を
与えるため、ＵＰＣは、アダプタの識別後にその装置の
特定のファイルからこのアダプタに対して適当なＲＡＭ
ＷＡＲＥを選定することができなければならない。この
だめには、アダプタは、その初期化の後アダプタからの
状況情報の初期の読出しによりその識別コードを転送す
ることができなければならない。

本発明についてはその望ましい実施態様に関して特に示
し記したが、当業者には、頭書の特許請求の範囲に記載
される如き本発明の上値および範囲から逸脱することな
く形態および細部における様々な変更が可能であること
が理解されよう。

【図面の簡単な説明】

第１図はバス・アーキテクチャを用いるコンピュータ・
システムを示す概略図、第２図は本発明を実施するコン
ピュータ・システムを示すブロック図、第３図は第２図
の詰要素の更に詳細なブロック図、第４図は一構成例に
おけるコントローラとアダプタとの間の信号を示すため
第３図のコントローラとアダプタとの間の接続を示す図
、第５図は第３図のコントローラと接続された典型的な
アダプタを示す概略回路図、第６図はアダプタからコン
トローラへの状況データの転送を示すタイミング図、第
７図はコントローラからアダプタへの指令データの転送
を示すタイミング図、第８Ａ図はＤＭＡ操作におけるア
ダプタから主記憶装置への情報の転送を示すタイミング
図、第８Ｂ図は第８Ａ図の転送を示すフローチャート、
第９Ａ図はＤＭＡ操作における主記憶装置からアダプタ
へのデータの転送を示すタイミング図、および第９Ｂ図
は第９Ａ図のデータ転送を示すフローチャートである。 ２０１−・・コントローラ、２０２・・・システム・バ
ス・メモリー、２０３−ＣＳ　Ｓ、　２０４・・・シス
テム・２１０−ＵＰＣ−ＲＡＭ拡張装置、２！２Ａ〜Ｄ
・・・周辺アダプタ、２１３−・・テープ周辺装置、２
１４・・・ディスク周辺装置、２１５−・・単位レコー
ド周辺装置、２５１−・・タスク・デコーダ、３０１−
・・マイクロプロセッサ、３０２・・・読出し専用メモ
リー（ＰＲＯＭ）、：１０３−・・ダイナミック・ラン
ダム・アクセス・メモリー（ＤＲＡＭ）、３０４・・・
タイマー、３０５・−Ｄ　Ｍ　Ａチップ、３０６−Ｄ　
Ｍ　Ａチップ、：１１０．３１２　、３１３−・・トラ
ンシーバ、３１４−制御デコーダ、：１１５−ＭＹ　　
ＣＯＭＭＡＮＤレジスタ、３Ｉ６・・・大域バス、３１
９−ＭＹＡＤＤＲＥＳＳレジスタ、３２１−ＭＹ　　Ｄ
ＡＴＡレジ°スタ、３２４・軸インターフェース、：１
２５−・・内部データ・バス、：１２５　Ａ　ＮＨ−・
・アドレス・レジスタ、３２６・・・アドレス・バス、
３２７−軸内部バス、：１５０−・・シーケンサ、：１
５２−・・指令レジスタ、　３５３−・・トランシーバ
、４０１−・・インターフェース、５０１−・アダプタ
・インターフェース、　５０２−・トランシーバ、５０
４−・・指令レジスタ、５０５−・・始動フリップフロ
ップ、５０６−・・データ・レジスタ、５０８−・・ド
ライバ、５１０・・−Ｆ　Ｉ　ＦＯ１５亀２・・・書込
みレジスタ、５１４・・・ドライバ、５１５−・・デコ
ーダ回路、５１Ｂ−・・ＡＮＤゲート、５１８・−Ａ　
Ｎ　Ｄゲート、５２０−・・排他的ＯＲゲート、５２２
・・−ＯＲゲート、５２３−ＯＲゲ　−　　ト　　、　
　　５２４　　　・・・　ＯＲゲ　−　　ト　　、　　
　５２５　　　・・・　ＡＮＤゲート、５２６−Ａ　Ｎ
　Ｄゲート、５２８−ＯＲゲート、５３Ｇ−・排他的Ｏ
Ｒゲート、５：１２　、５４２．５４４−・・受信機、
５３４−・マルチプレクサ、５：１６−・・内部制御レ
ジスタ、５３８．５４０−Ａ　Ｎ　Ｄゲート、５４６−
・・読出しレジスタ、５４８・−読出しレジスタ。 （外４名） ＦＩＧ、　２

Claims (1)

1. 【特許請求の範囲】 １、システム・バスと、該システム・バスと接続された
   主記憶装置と、該バスと接続された複数の周辺装置とか
   らなるコンピュータ・システムにおいて、 前記システム・バスと接続されて、直接 メモリー・アクセス（ＤＭＡ）操作において複数の周辺
   装置の各々と主記憶装置との間にデータを転送するコン
   トローラと、各周辺装置と該コントローラとの間に接続
   されたバッファ・メモリーを有するアダプタとを更に設
   け、 前記コントローラは、複数のアダプタの 各々からの需要信号に応答して、主記憶装置とアダプタ
   との間の制限された量のデータのＤＭＡ転送に対する個
   々のＤＭＡ要求を生成するシーケンサを含み、 各アダプタは、該アダプタのバッファ・ メモリーが前記制限量のデータのＤＭＡ転送をサービス
   する用意ができる時にのみ需要信号を生成する手段と、
   主記憶装置とアダプタとの間のＤＭＡ転送に対する要求
   に応答して、前記制限量のデータのみを要求の間転送す
   る手段とを含む ことを特徴とするコンピュータ・システム。 ２、前記アダプタが更に、ＤＭＡ要求がなされる時以外
   の時点において、前記コントローラとアダプタとの間の
   データの非ＤＭＡ転送のため制御信号を受取る手段と、
   該制御信号に応答して前記アダプタをＤＭＡ転送のため
   条件付ける手段とを含むことを特徴とする請求項１記載
   のコンピュータ・システム。 ３、前記アダプタのリセットの後制御信号の初期セット
   が受取られる時、該アダプタと接続される周辺装置を識
   別するための識別コードを生じる手段を含むことを特徴
   とする請求項２記載のコンピュータ・システム。 ４、システム・バスと、該システム・バスと接続された
   主記憶装置と、複数の周辺装置と、前記システム・バス
   と接続され、直接メモリー・アクセス（ＤＭＡ）転送に
   対する個々の要求がコントローラにより表明されるＤＭ
   Ａ操作において、複数の周辺装置の各々と主記憶装置と
   の間にデータを転送するコントローラとを有するコンピ
   ュータ・システムのアダプタであって、前記コントロー
   ラと１つの周辺装置との間に接続されるアダプタにおい
   て、 バッファ・メモリーと、 前記コントローラからの制御信号および該 バッファ・メモリーの充填に応答して、バッファ・メモ
   リーが予め定めた制限された量のデータのＤＭＡ転送を
   サービスする用意ができる時のみ需要信号を生成する手
   段と、 前記主記憶装置とアダプタとの間のＤＭＡ 転送のため前記コントローラからの要求に応答して、該
   要求の間前記の予め定めた制限量のデータのみを転送す
   る手段とを設けることを特徴とするアダプタ。 ５、ＤＭＡ要求がなされる時以外の時点において、前記
   コントローラからの制御信号に応答して該コントローラ
   とアダプタとの間のデータの非ＤＭＡ転送を行なう手段
   を更に設けることを特徴とする請求項４記載のアダプタ
   。 ６、制御信号の初期セットが前記アダプタのリセットの
   後に受取られる時、該アダプタが、接続された周辺装置
   を識別するための識別コードを生じる手段を含むことを
   特徴とする請求項５記載のコンピュータ・システム。