JP2853809B2 - 周辺コントローラのためのバッファメモリサブシステムおよび方法 - Google Patents

周辺コントローラのためのバッファメモリサブシステムおよび方法

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JP2853809B2 JP1222791A JP22279189A JP2853809B2 JP 2853809 B2 JP2853809 B2 JP 2853809B2 JP 1222791 A JP1222791 A JP 1222791A JP 22279189 A JP22279189 A JP 22279189A JP 2853809 B2 JP2853809 B2 JP 2853809B2
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Description

【発明の詳細な説明】 発明の背景 本発明はデータ処理システムで使用するためのバッフ
ァメモリサブシステムに関し、特に、周辺コントローラ
によってバッファメモリにストアされているデータのア
クセスを容易にするバッファメモリサブシステムに関す
る。
データ処理の分野において、大容量記憶装置、プリン
タ、モデムおよび同等のような周辺装置は適切な動作の
ために特定の制御ロジックをしばしば必要とする。初期
の簡単なシステムでは、中央処理装置（CPU）は直接周
辺装置の動作を制御した。しかしシステムがより複雑に
なり、より多くの周辺装置が複雑なシステムに加えられ
て、データ処理動作の速度が向上すると、CPUが十分に
周辺装置を制御しかつまだ他の業務、たとえばシステム
制御、インターフェースおよびデータ取扱いに利用でき
るのは不可能であることが明らかとなった。
以前のシステムでは、CPUは単一のデータ通信チャネ
ルまたはバスを介して１つまたはそれ以上の周辺装置に
接続されていた。しかし、単一のデータ通信バスのスル
ープットはCPUが２つまたはそれ以上の装置とアクセス
または通信を試みようとする間もなく低下した。
周辺装置がより効率的になると、各装置はより沢山の
作業をより速く行なうことができ、全体のデータ通信バ
ス使用を増やした。バス通信のこの増加はデータのボト
ルネックという増大したリスクが結果として生じた。こ
うして、より高度なアービトレーション機構が周辺装置
とCPUとの間の通信を制御するために必要となった。
データ処理システムの効率において、コントローラが
周辺装置を知的に制御するように開発されてCPUが他の
動作のために解放されるようになると大きな進歩が見ら
れた。各周辺コントローラはバスの個々の周辺装置を制
御するように与えられた。周辺装置が最も効率的なのは
同じ種類の装置（たとえば磁気ハードディスク）を１つ
またはそれ以上制御することである。
さらにシステムの効率を増加するために、次に２つの
通信バスが設けられた。この方法で、高速の効率的なデ
ータ通信バスが周辺コントローラと周辺装置の間の高速
通信のために使うことができた。他方、CPUとコントロ
ーラの間のデータ通信は全体的システム管理のためにコ
ントローラと周辺装置の間の通信と同じ高いスピード率
で取扱う必要は一般にないので、より遅いより効率的で
ないCPUデータ通信バスをCPUと周辺コントローラの間で
使うことができる。
周辺装置と周辺コントローラの間の通信バスに接続さ
れたバッファ装置としての動的メモリの使用も非常に効
率的であることがわかった。バッファメモリは周辺装置
（たとえばディスク）からのデータを一時的にストアす
る、たとえば修正をペンディングさせることを可能にし
た。これは、ホストプロセッサに接続されている小さな
コンピュータシステムインターフェイス（SCSI）のよう
な高速データ通信バスからのシステムへのデータ入力が
直接周辺コントローラに伝送することができる間起こり
得る。この方法だと、周辺装置と周辺コントローラの間
の通信は、ホストプロセッサと残りの周辺サブシステム
の間の他のより高速な通信を制限する必要はない。
周辺コントローラとバッファメモリの間に配置された
データ通信バスはバッファバスとして知られている。周
辺コントローラはほとんどの場合バッファバスへのアク
セスを有するが、時たまバッファバスにある装置へのア
クセスが必要なのはCPUである。その場合、CPUと周辺コ
ントローラがバッファバスに対して競合するとき、アー
ビトレーション機構が必要となる。
このようにして、アービタがバッファバスおよび周辺
コントローラとCPUの間で与えられた。このアービタは
外部ロジックからなり、周辺コントローラとのまたCPU
との通信のために別々のトランシーバを必要とする。最
近、より少ない構成部品で印刷回路基板のスペースをよ
り少なくとる要求が前記の説明したアービタを不適当に
している。
この発明の目的は、外部ロジックを用いることなく周
辺コントローラ自体の中にアービトレーション機構が設
けられたバッファメモリサブシステムを提供することで
ある。
この発明の他の目的は、必要なときに周辺コントロー
ラと競合することなくCPUがバッファバスへアクセスす
ることを可能にされたバッファメモリサブシステムを提
供することである。
この発明のさらに他の目的は、互いに分離している２
つの別々の通信バスで動作することが可能にされたバッ
ファメモリサブシステムを提供することである。
この発明のさらに他の目的は、複数個のバッファメモ
リアクセス開始装置からのバッファバスアクセス要求を
アービトレートするようアービトレーション機構が周辺
コントローラに設けられたバッファメモリサブシステム
を提供することである。
発明の要約 本発明に従って、周辺コントローラのためのバッファ
メモリサブシステムが与えられる。CPUはデータ転送を
開始するために与えられる。ホストアダプタも与えられ
る。メモリバッファはデータを一時的にストアするため
に使われる。周辺コントローラは少なくとも２つのデー
タ通信バス、CPUと周辺コントローラの間に接続されるC
PUデータ通信バスと、CPUデータ通信バスから分離され
て周辺コントローラに、メモリバッファに、そしてホス
トアダプタに、接続されるバッファデータ通信バスを有
する環境で動作するために適合される。この方法で、CP
Uが周辺コントローラによってメモリバッファをアクセ
スすることがでるための機構が与えられる。
本発明の完全な理解は詳細な記述と関連してとられた
ときに、添付の図面を参照することによって得ることが
できる。
好ましい実施例の説明 第１図を参照すると、本発明に従ってディスクコント
ローラとしても知られるバッファメモリサブシステムの
ブロック図が示される。サブシステムはマイクロプロセ
ッサまたはマイクロコントローラに対する知的周辺装置
であり、データ直列フォーマット取扱い、データ完全性
およびディスクデータ管理のタスクを引受ける。参照番
号10の仮想線で一般に示されるプロセッサはRAM/ROMメ
モリ12、中央処理装置14およびディスクインターフェイ
ス16を含む。プロセッサ10は図で仮想線で示されるよう
に１つの集積化された回路チップの上に製作することが
できるが、プロセッサ10は３つの別々のコンポーネン
ト、メモリ12、CPU14およびディスクインターフェイス1
6を有する論理的装置であることを理解するべきであ
る。プロセッサ10はSCSIコマンド解読、ディスクデータ
スペース割当て、ディスクメカニカル制御およびシステ
ムインターフェース管理を行なう。説明の簡潔のため、
また以下で説明されるホストプロセッサとの混乱を避け
るために、プロセッサ10は以降はCPU10と呼ばれる。
CPU10は周辺コントローラ20に接続され、これはCPUバ
ス22によってCPU10のコンポーネントに接続される。
さらに周辺コントローラ20に接続されているのはホス
トアダプタ24である。ホストアダプタ24はSCSIバスのよ
うに適当な高速データ通信バスを通って図示されていな
いホストプロセッサに接続される。ホストアダプタ24は
８ビット幅のバッファ26によって周辺コントローラ20に
接続される。このバッファバス26はこの図では区別され
ないアドレス部分とデータ部分から実際なる。さらにバ
ッファバス26に接続されるのは外部バッファメモリ28と
エラープロセッサ30である。
周辺コントローラ20はいかなるときもバッファメモリ
バス26のマスタである。CPU10は、以下でより詳細に説
明されるように、周辺コントローラ20が必要なアービト
レーションを行なうときのみこのバス26をアクセスする
ことができる。図示されていないプロセッサのようなSC
SI装置と外部バッファメモリ28の間のホストデータ転送
は、CPUデータバス22に影響することなくバッファバス2
6で行なうことができる。すなわち、周辺コントローラ
データインターフェイスのホストはCPU10に対して完全
に自律および独立している。直接の制御／データ接続は
２つの装置が最小のCPU介入で予めプログラムされたデ
ータ転送を行なうことを可能とする。
ディスク32もシステムに与えられており、ライン34に
よってCPU10に接続される。ディスク32は好ましい実施
例では磁気ハードディスクであるが、光ハードディスク
または他の適当な大容量記憶の形であってもよい。ディ
スク32と周辺コントローラ20の間に接続されるのはデー
タエンコーダとデコーダ36ならびにディスク読取／書込
論理装置38である。
第２図を参照すると、より詳細に周辺コントローラ20
（第１図）のブロック図が示されている。バッファバス
インターフェイスコントローラ40はバッファバス26を通
って伝送される予定のデータのアービトレーションに使
われる。
図示されていないホストプロセッサに対する制御装置
42はホストアダプタ24（第１図）に対応し、バッファイ
ンターフェイスコントローラ40に接続される。同様に、
エラープロセッサ制御装置44もバッファバスインターフ
ェイスコントローラ40に接続され、エラープロセッサ30
（第１図）に対応する。バッファメモリ制御装置46も同
様にバッファバスインターフェイスコントローラ40に接
続され、外部バッファメモリ28（第１図）に対応する。
バッファメモリ制御装置46はデータバッファリングおよ
び取扱いに対して責任がある。最高４メガバイトの動的
バッファメモリを直接制御して、ディスク32とホストプ
ロセッサバスの間のデータの流れはCPUの介入なしでバ
ッファメモリ制御装置46経由でなされる。
内部シーケンサデータバス48はそのバッファバスイン
ターフェイスコントローラ42に、ユーザレジスタファイ
ル50の他に、内部シーケンサRAM52、および16ビットシ
ーケンサ54とシーケンサプログラムROM56を含むシーケ
ンサ装置53が接続される。
内部シーケンサバス48にさらに接続されるのはフォー
マットコントローラ60である。フォーマット制御は好ま
しい実施例のソフトウェアに与えられる機能であって、
予め定められらユーザディスクプロトコル基準に従って
ロードすることができる。フォーマットコントローラ60
はしかし、代替の実施例において、固定ファーマット制
御を与えるためにハードワイヤされることもできる。
直並列変換器62は先入れ先出し（FIFO）レジスタ64に
接続され、それはバッファバス26につながれているバッ
ファ66に接続される。
内部エラー検出および修正論理68も与えられ、FIFOレ
ジスタ64に接続される。並直列変換器70はデータをディ
スク32（第１図）にとって適当な形に変換するためにFI
FO64に接続される。
ディスク状態および制御論理を与えるためるの装置は
参照番号72で示される。この装置72はディスク32からの
読取りまたは書込みの前に信号を開始させる。開始信号
はフォーマットコントローラ60によっても発生すること
ができる。ユーザレジスタファイル50に接続されるのは
CPUインターフェイス74であり、これはCPUバス22（第１
図）につながれている。
第３図を参照すると、周辺コントローラ20（第１図）
のバッファバスインターフェイスコントローラ40（第２
図）で実施されるように、本発明のアービトレーション
機構の詳細なブロック図が示される。
バッファバスインターフェイスコントローラ40はアド
レスバス22aとデータバス22bを含むCPU通信バス22とバ
ッファバス26の２つの部分（アドレスおよびデータ）の
間に配置される。バッファバスインターフェイスコント
ローラ40の中心はバッファバスアービタ装置100であ
る。アービタ100は先取り可能であるように設計される
ことができ、またユーザのアプリケーションの要求に依
存して１つのバイトまたは複数のバイトのバーストをサ
ポートすることができる。
アービタ100に接続されるのは、内部シーケンサアク
セス論理演算装置102、ホストアダプタリクエスト論理
演算装置104、データFIFO制御論理演算装置106、リフレ
ッシュリクエスト論理演算装置108、およびCPUアクセス
リクエスト論理演算装置110である。前述の装置102−11
0の各々は従来の態様で使われているリクエストおよび
肯定応答ラインによってアービタ100に接続される。
ホストアダプタリクエスト論理演算装置104に接続さ
れるのはホストアダプタ制御42へのラインである。イン
ターフェイスポート112はバッファバス26のデータ部分
であるバッファデータバス26bに接続される。インター
フェイスポート112に接続されるのは、CPUデータバス22
bに接続されるライン115である。
ディスクデータFIFO装置116はデータFIFO制御論理演
算装置106に、またライン114によってインターフェイス
ポート112の両方に接続される。ディスクデータFIFO装
置116も、ディスクデータ並直列変換器70（第２図）に
データを伝送するために、またディスクデータ直並列変
換器62からデータを受取るために適合される。
バッファアドレスバス26aに接続されるのは一般に参
照番号120で示される一連のポインタである。ポインタ1
20はシーケンサポインタ120a、CPUポインタ120b、ディ
スクデータポインタ120c、およびリフレッシュアドレス
ポインタ120dを含む。ポインタ120とバッファアドレス
バス26aの間に接続されるのはアドレスマルチプレクサ
ドライバ122であり、これは一度にポインタ１つずつか
らのアドレスをバッファバス26にアドレス部分にロード
されることを可能にする。
制御信号を発生するための論理演算装置も与えられ、
参照番号124によって識別される。装置124は複数個のバ
ッファメモリ読取／書込制御信号だけでなく、装置読取
および装置書込信号ならびにホストアダプタおよびエラ
ープロセッサ選択信号を発生させるために適合される。
第４図を参照すると、周辺コントローラ20（第１図）
のアドレス割当図が示される。
周辺コントローラ20は256バイト幅のロケーションの
アドレススペースを有する。これらの256ロケーション
のうち、128のアドレス（00から7F）は内部レジスタに
写像（map）される。残りのアドレス（80からFF）はCPU
10がバッファバス26で装置／メモリへのアクセスを可能
にする。
内部レジスタファイルはさらにハードウェアパラメー
タ、操作パラメータ、コマンドパラメータおよび状態パ
ラメータに分けることができる。その上、マスタ制御レ
ジスタは全体の装置制御を与える。
内部レジスタを指すアドレス00から7Fまでの下位128
のロケーションは一般に参照番号200として示される。
ロケーション80から9Fは32個のロケーションを示し、参
照番号202として示される。これらのロケーションはホ
ストアダプタ装置24（第１図）に写像される。アドレス
A0からBFを有する予約ロケーション204の後には、アド
レスC0からDFまでの32個のロケーションがあり、エラー
プロセッサ30（第１図）に写像されるロケーションを表
わし、参照番号206として示される。最後に、アドレスE
0からFFまでは外部バッファメモリ28（第１図）に写像
される32個のロケーション208が示される。
外部バッファメモリ28（第１図）はアドレスポインタ
によってCPU10によってアクセスすることができる。３
つのデータアクセス機構、固定モード、シーケンシャル
モードおよびランダムモードが与えられる。固定モード
では、CPUはCPUのポインタが指しているロケーションを
繰返しアクセスすることができる。シーケンシャルモー
ドでは、CPUはポインタを更新することなくメモリの隣
接するロケーションをアクセスすることができる。（周
辺コントローラは各アクセスの後ポインタを増分す
る。）ランダムモードでは、ポインタを再書込みするこ
となくいかなる32バイトセクションへのランダムなアク
セスも可能である。
第５図を参照すると、CPUバッファメモリポインタ機
構の詳細が示される。24ビット幅のポインタ260は周辺
コントローラ20の内部レジスタスペース200（第４図）
で３バイト幅のロケーションを占める。ポインタ260の
ビット23と24は、好ましい実施例では周辺コントローラ
は４メガバイト外部メモリ28しかサポートしないので使
われない。
ポインタ260はさらに２つの部分に分けることがで
き、バッファメモリ28において32バイトの領域またはパ
ラグラフ256を識別する17ビットのパラグラフポインタ2
50と、32バイトパラグラフ256内で特定のバイトを識別
する５ビットオフセットポインタ252がある。
以下で説明されるように、異なるメモリアクセスモー
ドが与えられる。５ビットオフセット値は直接CPU10に
よって与えられることができる。
動作中、バッファメモリサブシステムはフロースルー
アクセスモードを使ってバッファの装置およびメモリを
CPU10がアクセスすることができるように働く。ここで
フロースルーアクセスモードとは、メモリの選択された
範囲内の複数のメモリロケーションを介してCPUがラン
するモードを意味している。サブシステムの合計アドレ
ススペース（256ロケーション−Ａ［7:0］）のうち、下
位の128のロケーション（00から7F）が内部レジスタに
写像される。CPU10がアドレススペースの上位128バイト
（80からFF）のロケーションをアクセスすると、このリ
クエストはバッファバス26に対するアクセスリクエスト
にトランスレートされる。
CPU10は、メモリ動作をチェックするために通常のパ
ワーアップシーケンスの間、誤り回復（比較的たまに起
こる）の間、およびデータ転送動作が開始されるとき
に、バッファメモリ28をアクセスすることができる。
CPU10のバッファバス26へのアクセスの事象の順序は
以下のとおり： １） CPU10は80からFFまでの範囲のメモリロケーショ
ンをアクセスすることによってフロースルーサイクルを
開始する； ２） サイクルはREADY信号を否定にすることによって
引き延ばされる； ３） アドレスがCPUアクセスリクエスト論理110によっ
てデコードされてアクセスするべきバッファバス装置／
メモリを決定し、内部バスアービタ100のリクエストが
発生される； ４） バスアービタ100がCPUアクセスリクエストを引き
受けることができるとき、適当なサイクルが実行され
る； ５） サイクルはREADY信号を表明（assert）すること
によって終了される。
バッファバスアービタ100は降順にリストされる次の
優先事項に基づいて一定の優先機構を使用する： CPUクリエスト 内部シーケンサリクエスト（エラー修正のため） リフレッシュリクエスト バッファへ／からFIFO バッファへ／からホストアダプタ 前述のように、バッファメモリ28に加えて、バッファ
バス26に２つの装置、ホストアダプタ装置24とエラープ
ロセッサ30がサポートされる。CPU10がこれらの装置24
または30の１つに写像されたアドレスをアクセスすると
き、アクセスを選択された装置で行なわれる。装置24ま
たは30に与えられたアドレスはCPUアドレスライン（Ａ
［4:0］）の下位５ビット258のアドレスと同じである。
上位ビット260はローにされる。
アドレス80から9Fまではホストアダプタ装置24に写像
され、C0からDFまでのアドレスは外部エラープロセッサ
30に写像される。
外部バッファメモリ28はバッファメモリ28に写像され
るレジスタスペースの読取りまたは書込みを実行するこ
とによっていつでもCPU10によってアクセスすることが
できる。すなわち、バッファメモリロケーションはCPU1
0にとってサブシステムのレジスタロケーションとして
見える。CPU10が適切なレジスタスペースをアクセスす
ることによってバッファメモリアクセスを開始すると、
リクエストされたアクセスが行なわれる。このアクセス
を行なうには、アービタ100はバッファバス26がそのと
き他のサイクルで使われるかもしれないのでアービトレ
ートしなければならない。READY信号は必要に応じてCPU
サイクルを長くするために使われる。
アクセスされるべきバッファメモリロケーションのア
ドレスの部分は、CPU10によって前の書込サイクルでロ
ードされたバッファメモリポインタ260によって発生さ
れる。３つのバッファメモリアクセスモード、固定アク
セスモード、シーケンシャルアクセスモードおよびパラ
グラフランダムモードが与えられる。これらは図示され
ていないポインタ制御レジスタを適当にプログラムする
ことによって選択することができる。
固定アクセスモードでは、CPUポインタによってアド
レスされたロケーションに対してアクセスが与えられ
る。CPU10がアドレスロケーションE0をアクセスすると
きはいつも、CPUポインタがポイントするロケーション
がアクセスされる。そのメモリロケーションにストアさ
れている値はCPU10に返されて読取操作を完成させる。
バッファメモリへのデータ書込みは前述のポインタ機構
を使っていつでも同様に達成することができるのは理解
されるべきである。言い変えると、ここでの記述におい
て、メモリがアクセスできるときはいつでも、データは
同じアクセス機構を使うことによって読取りまたは書込
みすることができる。バッファメモリ28における他のロ
ケーションに対する後のCPUアクセスはCPUポインタを更
新する必要がある。
固定アクセスモードで使われた特定ステップは以下の
とおり： １） CPUはCPUポインタを望ましいメモリロケーション
のアドレスでプログラムする； ２） CPUはポインタ制御レジスタを固定アクセスモー
ドのコードでプログラムする； ３） CPUは周辺コントローラアクセスサイクルを適切
なレジスタロケーション（好ましい実施例ではE0）で開
始する； ４） CPUは適する読取サイクルまたは書込サイクルを
開始する； ５） CPUアクセスリクエスト論理はCPUアクセスを検出
し、バスアービタのリクエストを発生させ、READY信号
を否定にすることによってCPUサイクルを長くする； ６） バスアービタがCPUアクセスサイクルが実行され
るのを可能にすると、CPUポインタは望ましいロケーシ
ョンのアドレスをバッファメモリに送る； ７） データはアドレスされたメモリロケーションから
読取られてCPUに返される（読取サイクル）、またはCPU
によって与えられたデータはアドレスされたメモリロケ
ーションに書込まれる（書込サイクル）； ８） CPUアクセスサイクルはREADY信号を表明すること
によって終了させられる。
シーケンシャルアクセスモードでは、CPU10がロケー
ションアドレスE0をアクセスするときはいつも、CPUポ
インタかポイントするロケーションがアクセスされる。
読取動作のため、そのメモリロケーションにストアされ
る値はCPU10に返される。その上、CPUポインタは増分さ
れる。
もしCPU10がCPUポインタを更新することなくレジスタ
ロケーションE0を再度アクセスすると、次のシーケンシ
ャルメモリロケーションがアクセスされて、読取動作に
おいて、そのメモリロケーションにストアされた値はCP
U10に返される。これはCPU10によるCPUポインタの更新
を繰返すことなくバッファメモリ28への迅速なシーケン
シャルアクセスを可能にする。
シーケンシャルアクセスモードで使われる特定ステッ
プは以下のとおり： １） CPUはCPUポインタを順々にアクセスされるべき第
１のメモリロケーションアレイのアドレスでプログラム
する； ２） CPUはポインタ制御レジスタをシーケンシャルア
クセスモードのコードでプログラムする； ３） CPUは周辺コントローラアクセスサイクルを適切
なレジスタロケーション（好ましい実施例ではE0）で開
始する； ４） CPUは適する読取サイクルまたは書込サイクルを
開始する； ５） CPUアクセスリクエスト論理はCPUアクセスを検出
し、バスアービタのリクエストを発生させ、READY信号
を否定にすることによってCPUサイクルを長くする； ６） バスアービタがCPUアクセスサイクルが実行され
るのを可能にすると、CPUポインタは望ましいロケーシ
ョンのアドレスをバッファメモリに送る； ７） データはアドレスされたメモリロケーションから
読取られてCPUに返される（読取サイクル）、またはCPU
によって与えられたデータはアドレスされたメモリロケ
ーションに書込まれる（書込サイクル）； ８） CPUアクセスサイクルはREADY信号を表明すること
によって終了される； ９） 周辺コントローラはCPUポインタを増分してバッ
ファメモリの次のロケーションをポイントする； 10） CPUは上記のステップ（３）−（８）を実行する
ことによってバッファメモリの次のロケーションを随意
にアクセスする。
パラグラフランダムモードでは、CPU10がロケーショ
ンE0からFFまでをアクセスするときはいつも、アクセス
されるべきロケーションのアドレスは、CPUポインタの
上位ビットとCPU10によって与えられるレジスタアドレ
スからの下位５ビットを連接することによって計算され
る。このように形成されたアドレスはバッファメモリ28
をアクセスするために使われ、そこにストアされている
値は読取動作においてCPU10に返される。
このモードはまず32バイトパラグラフのベースアドレ
スをCPUポインタに書込むことによって、CPU10がバッフ
ァメモリ28の32バイトパラグラフにポインタを立てるこ
とを可能にする。次にCPU10はこのメモリのブロックを
迅速でランダムな態様でアクセスすることができる。ア
ドレスE0からFFはバッファメモリ28に写像される。
パラグラフランダムアクセスモードで使われる特定ス
テップは以下のとおり： １） CPUは、ポインタの下位５ビットがこのモードで
は使われていないので、CPUポインタをパラグラフのい
ずれかのメモリロケーションのアドレスのベースアドレ
スでプログラムする； ２） CPUはポインタ制御レジスタをパラグラフランダ
ムアクセスモードのコードでプログラムする； ３） CPUは周辺コントローラアクセスサイクルを適切
なレジスタロケーション（好ましい実施例ではE0−FF）
で開始する； ４） CPUは適する読取サイクルまたは書込サイクルを
開始する； ５） CPUアクセスリクエスト論理はCPUアクセスを検出
し、バスアービタのリクエストを発生され、READY信号
を否定にすることによってCPUサイクルを長くする； ６） バスアービタがCPUアクセスサイクルが実行され
るのを可能にすると、CPUポインタはアドレスの上位19
ビットを送り、アドレスの下位５ビットは現行のアクセ
スサイクルにおいてCPUによって与えられたものから得
られる； ７） データはアドレスされたメモリロケーションから
読取られてCPUに返される（読取サイクル）、またはCPU
によって与えられたデータはアドレスされたメモリロケ
ーションに書込まれる（書込サイクル）； ８） CPUアクセスサイクルはREADY信号を表明すること
によって終了させられる； ９） CPUは上記のステップ（３）−（８）を実行する
ことによってバッファメモリのアドレスされた32バイト
ブロックのいかなる他のロケーションを随意にアクセス
する。
CPU10によってバッファメモリ28をアクセスする３つ
の方法は上記で説明されたが、CPU10は特別にホストア
ダプタレジスタを以下のとおりアクセスすることができ
る： １） CPUは周辺コントローラアクセスサイクルを適切
なレジスタロケーション（好ましい実施例では80−9F）
で開始する； ２） CPUはレジスタへの読取りまたは書込みのため
に、適する読取サイクルまたは書込サイクルを開始す
る； ３） CPUアクセスリクエスト論理はCPUアクセスを検出
し、バスアービタのリクエストを発生させ、READY信号
を否定にすることによってCPUサイクルを長くする； ４） アービタがCPUアクセスサイクルを実行するのを
可能にすると、CPUアドレスバスの下位５ビットに与え
られる値はホストアダプタ装置のレジスタアドレスとし
て与えられる； ５） 上位アドレスビットは０にされる； ６） データはアドレスされたレジスタから読取られて
CPUに返される（読取サイクル）、またはCPUによって与
えられるデータはアドレスされたレジスタに書込まれる
（書込サイクル）； ７） 適当な選択信号および読取または書込制御信号が
活性化される； ８） CPUアクセスサイクルはREADY信号を表明すること
によって終了させられる。
最後に、CPU10は特別にエラープロセッサレジスタを
以下のとおりアクセスすることができる： １） CPUは周辺コントローラアクセスサイクルを適切
なレジスタロケーション（好ましい実施例ではC0−DF）
で開始する； ２） CPUはレジスタへの読取りまたは書込みのため
に、適する読取サイクルまたは書込サイクルを開始す
る； ３） CPUアクセスリクエスト論理はCPUアクセスを検出
し、バスアービタのためのリクエストを発生させ、READ
Y信号を否定にすることによってCPUサイクルを長くす
る； ４） バスアービタがCPUアクセスサイクルが実行され
るのを可能にするとき、CPUアドレスバスの下位５ビッ
トに与えられた値はエラープロセッサ装置のレジスタア
ドレスとして与えられる； ５） 上位アドレスビットは０にされる； ６） データはアドレスされたレジスタから読取られて
CPUに返される（読取サイクル）、またはCPUによって与
えられたデータはアドレスされたレジスタに書込まれる
（書込サイクル）； ７） 適する選択信号および読取または書込制御信号が
活性化される； ８） CPUアクセスサイクルはREADY信号を表明すること
によって終了させられる。
特定の動作要件および環境に合うように改められる他
の修正および変更は当業者にとって明らかであるので、
この発明の開示の目的のために選ばれた例に制限される
ものではなく、この発明の真の精神および範囲から逸脱
することがなくすべての変更および修正を網羅する。
【図面の簡単な説明】
第１図は本発明に従ったバッファメモリサブシステムの
ブロック図である。 第２図はバッファメモリサブシステムの周辺コントロー
ラのブロック図である。 第３図は周辺コントローラのアービトレーション機構の
ブロック図である。 第４図は周辺コントローラのアドレス割当図である。 第５図はメモリアクセスを制御するポインタ制御機構を
示すブロック図である。 図において10はプロセッサ、12はRAM/ROMメモリ、14は
中央処理装置、16はディスクインターフェイス、20は周
辺コントローラ、22はCPUバス、24はホストアダプタ、2
6はバッファバス、28は外部バッファメモリ、30はエラ
ープロセッサ、32はディスク、34はライン、36はデータ
エンコーダおよびデコーダ、38はディスク読取／書込論
理演算装置、40はバッファバスインターフェイスコント
ローラ、42は制御装置、44はエラープロセッサ制御装
置、46はバッファメモリ制御装置、48は内部シーケンサ
データバス、50はユーザレジスタファイル、52は内部シ
ーケンサRAM、53はシーケンサ装置、54は16ビットシー
ケンサ、56はシーケンサプログラムROM、60はフォーマ
ットコントローラ、62は直並列変換器、64は先入れ先出
し（FIFO）レジスタ、68は内部エラー検出および修正論
理、70は並直列変換器、72は装置、74はCPUインターフ
ェイス、100はアービタ、102は内部シーケンサアクセス
論理演算装置、104はホストアダプタリクエスト論理演
算装置、106はデータFIFO制御論理演算装置、108はリフ
レッシュリクエスト論理演算装置、110はCPUアクセスリ
クエスト論理演算装置、112はインターフェイスポー
ト、115はライン、116はディスクデータFIFO装置、114
はライン、120はポインタ、122はアドレスマルチプレク
サドライバ、124は制御信号発生論理演算装置、200は内
部レジスタスペース、202はホストアダプタ装置、204は
予約ロケーション、250はパラグラフポインタ、252は５
ビットオフセットポインタ、256は32バイトパラグラ
フ、260は24ビット幅ポインタである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニコス・シリミス アメリカ合衆国、カリフォルニア州、サ ンタ・クララ ミーケイレイ・ジーン・ ウェイ、2460 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/12

Claims (28)

    (57)【特許請求の範囲】
  1. 【請求項１】バッファメモリサブシステムであって、 ａ） 少なくとも２つのデータ通信バスと、 ｂ） 前記データ通信バス上のデータ転送を制御するよ
    うにされた周辺コントローラと、 ｃ） 前記データ通信バス上のデータ転送を開始するた
    めのCPUと、 ｄ） ホストシステムへの接続のためのホストアダプタ
    と、 ｅ） 前記データ通信バス上を転送されるデータを一時
    的にストアするためのメモリバッファと、 ｆ） 前記２つのデータ通信バスの一方は、前記周辺コ
    ントローラと前記CPUとを作動的に結合して前記周辺コ
    ントローラと前記CPUとの間でデータの転送を行なうた
    めのCPUデータ通信バスであり、 ｇ） 前記２つのデータ通信バスの他方は、前記周辺コ
    ントローラと前記ホストアダプタと前記メモリバッファ
    とを作動的に結合して前記周辺コントローラと前記ホス
    トアダプタと前記メモリバッファとの間でデータの転送
    を行なうためのバッファデータ通信バスであり、 ｈ） 前記周辺コントローラは、前記CPUからのリクエ
    ストに応じて前記CPUデータ通信バスを前記バッファデ
    ータ通信バスに選択的に接続するようにされた、バッフ
    ァメモリサブシステム。
  2. 【請求項２】前記周辺コントローラは、前記バッファデ
    ータ通信バスへのアクセスを要求する複数個のアクセス
    要求装置からのアクセスリクエストをアービトレートす
    るための手段を含む、請求項１に記載のバッファメモリ
    サブシステム。
  3. 【請求項３】前記バッファメモリはRAM装置である、請
    求項２に記載のバッファメモリサブシステム。
  4. 【請求項４】前記複数個のアクセス要求装置の１個は前
    記CPUである、請求項２に記載のバッファメモリサブシ
    ステム。
  5. 【請求項５】前記複数個のアクセス要求装置の１個はエ
    ラー修正動作の間リクエストを発生させるための内部シ
    ーケンサである、請求項２に記載のバッファメモリサブ
    システム。
  6. 【請求項６】前記複数個のアクセス要求装置の１個は大
    容量記憶装置からデータを受取りかつデータを伝送する
    ためのデータFIFO制御論理である、請求項２に記載のバ
    ッファメモリサブシステム。
  7. 【請求項７】前記複数個のアクセス要求装置の１個は前
    記バッファメモリのデータをリフレッシュするためのリ
    フレッシュ論理である、請求項３に記載のバッファメモ
    リサブシステム。
  8. 【請求項８】前記複数個のアクセス要求装置の１個は前
    記ホストアダプタである、請求項２に記載のバッファメ
    モリサブシステム。
  9. 【請求項９】さらに、ｇ）大容量記憶手段を含む、請求
    項２に記載のバッファメモリサブシステム。
  10. 【請求項１０】前記大容量記憶手段は磁気ハードディス
    クを含む、請求項９に記載のバッファメモリサブシステ
    ム。
  11. 【請求項１１】前記大容量記憶手段は磁気テープ装置を
    含む、請求項９に記載のバッファメモリサブシステム。
  12. 【請求項１２】さらに、ｇ）複数個のデータ処理および
    データ記憶コンポーネントに接続されるように適合可能
    なネットワークを含む、請求項２に記載のバッファメモ
    リサブシステム。
  13. 【請求項１３】前記複数個のデータ処理コンポーネント
    の１つはCPUである、請求項12に記載のバッファメモリ
    サブシステム。
  14. 【請求項１４】前記複数個のデータ記憶コンポーネント
    の１つはハードディスクである、請求項12に記載のバッ
    ファメモリサブシステム。
  15. 【請求項１５】前記ホストアダプタはSCSIインターフェ
    イスを含む、請求項１に記載のバッファメモリサブシス
    テム。
  16. 【請求項１６】前記大容量記憶手段は光ディスクを含
    む、請求項９に記載のバッファメモリサブシステム。
  17. 【請求項１７】さらに、ｈ）光ディスクエラーを修正す
    るために前記バッファデータ通信バスに作動的に接続さ
    れるエラープロセッサを含む、請求項16に記載のバッフ
    ァメモリサブシステム。
  18. 【請求項１８】前記バッファにストアされるデータのプ
    ロセッサアクセスは前記周辺コントローラによってのみ
    可能である、請求項１に記載のバッファメモリサブシス
    テム。
  19. 【請求項１９】前記プロセッサは前記周辺コントローラ
    によってのみ前記ホストアダプタへのアクセスを有す
    る、請求項１に記載のバッファメモリサブシステム。
  20. 【請求項２０】前記プロセッサは前記周辺コントローラ
    によってのみ前記エラープロセッサへのアクセスを有す
    る、請求項17に記載のバッファメモリサブシステム。
  21. 【請求項２１】前記周辺コントローラは、前記ホストア
    ダプタ、前記エラープロセッサおよび前記バッファメモ
    リを識別するための制御レジスタを含む、請求項２に記
    載のバッファメモリサブシステム。
  22. 【請求項２２】前記周辺コントローラは、前記バッファ
    メモリにおいて予め定められたメモリロケーションを識
    別するためのポインタ制御手段をさらに含む、請求項21
    に記載のバッファメモリサブシステム。
  23. 【請求項２３】複数個のレジスタを有する周辺コントロ
    ーラによってCPUがデータバスを介してメモリ装置のデ
    ータをアクセスすることを可能にする方法であって、 ａ） 前記周辺コントローラのCPUポインタを予め定め
    られたメモリロケーションのアドレスでプログラムする
    ステップと、 ｂ） ポインタ制御レジスタをプログラムするステップ
    と、 ｃ） 前記周辺コントローラにおけるアクセスサイクル
    を予め定められたレジスタロケーションで開始するステ
    ップと、 ｄ） 前記CPUにおけるアクセスサイクルを開始するス
    テップと、 ｅ） 前記CPUが前記データバスを用いることを可能に
    するようバスアービタのリクエストを発生するステップ
    と、 ｆ） READY信号を否定にすることによって前記CPUアク
    セスサイクルを延長するステップと、 ｇ） 前記バスアービタが前記CPUにおけるアクセスサ
    イクルが実行されるのを可能にするときにメモリロケー
    ションの前記アドレスを前記CPUから前記データバスを
    介して前記メモリ装置へ送るステップと、 ｈ） 前記メモリ装置の前記アドレスされたメモリロケ
    ーションにおけるデータを前記CPUが前記データバスを
    介してアクセスするステップと、 ｉ） 前記READY信号がアサートすることによって前記C
    PUアクセスサイクルを終了するステップとを含む、方
    法。
  24. 【請求項２４】前記データアクセスは、前記メモリ装置
    にストアされたデータを読取ることを含む、請求項23に
    記載の方法。
  25. 【請求項２５】前記データアクセスは、前記メモリ装置
    にデータをストアすることを含む、請求項23に記載の方
    法。
  26. 【請求項２６】さらに、ｊ）前記CPUポインタを増分し
    て前記メモリ装置の次のメモリロケーションをポイント
    するステップと、 ｋ） ステップ（ｃ）−（ｉ）を実行することによって
    前記次のメモリロケーションをアクセスするステップと
    を含む、請求項23に記載の方法。
  27. 【請求項２７】前記データアクセスは、前記メモリ装置
    にストアされたデータを読取ることを含む、請求項26に
    記載の方法。
  28. 【請求項２８】前記データアクセスは、前記メモリ装置
    にデータをストアすることを含む、請求項26に記載の方
    法。
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