DE68928040T2

DE68928040T2 - Pufferspeichersubsystem für Peripheriesteuerungen und Verfahren

Info

Publication number: DE68928040T2
Application number: DE68928040T
Authority: DE
Inventors: Vineet Dujari; Nicos Syrimis
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-09-09
Filing date: 1989-09-04
Publication date: 1998-01-08
Anticipated expiration: 2009-09-05
Also published as: JP2853809B2; ATE153150T1; DE68928040D1; EP0358423B1; GR3023419T3; ES2102979T3; US5239636A; EP0358423A2; JPH02114350A; EP0358423A3

Description

Die Erfindung betrifft ein Pufferspeicher-Subsystem zur Verwendung in Datenverarbeitungssystemen, wie etwa ein Pufferspeicher-Subsystem, das den durch eine Periphene-Steuereinrichtung erfolgenden Zugriff auf in einem Pufferspeicher gespeicherte Daten erleichtert, und ein zugehoriges Verfahren.
Auf dem Gebiet der Datenverarbeitung verlangen Peripheneeinrichtungen, z.B. Einrichtungen zum massenweisen Speichern, Drucker, Modems und dgl., oft eine bestimmte Steuerlogik, um korrekt arbeiten zu können. Bei früheren, einfacheren Systemen wurden die von der Peripherie-Apparatur ausgeführten Operationen direkt durch die zentrale Verarbeitungseinheit (CPU) gesteuert; als jedoch die Systeme komplexer wurden, den komplexen Systemen weitere Peripheneeinrichtungen hinzugefügt wurden und die Geschwindigkeit von Datenverabeitungsoperationen zunahm, stellte sich heraus, daß CPUs die Peripherie-Apparaturen nicht adäquat steuern und gleichzeitig für andere Aufgaben - z.B. Systemsteuerung, Interface-Funktionen und Daten-Handhabung - zur Verfügung stehen konnten.
Bei früheren Systemen wurde eine CPU über einen Einfach-Datenkommunikationskanal oder -bus mit einer oder mehreren Penpheneeinrichtungen verbunden. Der Durchsatz des Einfach-Datenkommunikationsbusses verschlechterte sich jedoch sehr schnell, wenn die CPU den Versuch unternahm, auf zwei oder mehr Einrichtungen zuzugreifen oder mit ihnen zu kommunizieren.
Als die Peripherie-Apparaturen effizienter wurde, konnte jede Einrichtung mehr Aktivitäten schneller durchführen, wodurch sich der Gesamt-Ausnutzungsgrad des Datenkommunikationsbusses verbesserte. Diese Verbesserung der Bus-Kommunikation führte zu einem erhöhten Risiko eines Daten-Engpasses. Somit wurden komplexere Arbitrierungsmechanismen erforderlich, um die Kommunikation zwischen den Einrichtungen der Peripherie-Apparatur und der CPU zu steuern.
Ein großer Fortschritt bei der Effizienz von Datenverarbeitungssystemen trat ein, als Steuereinrichtungen dahingehend entwickelt wurden, daß sie Peripheneeinrichtungen intelligent steuern konnten und somit die CPUs für andere Operationen verfügbar wurden. Jede Peripherie-Steuereinrichtung war dazu vorgesehen, einzelne Peripheneeinrichtungen auf dem Bus zu steuern. Fur eine Peripherie-Steuereinrichtung ist es sehr effizient, wenn sie eine oder mehrere Einrichtungen des gleichen Typs steuern kann (z.B. magnetische Festplatten).
Um die Effizienz des Systems weiter zu erhöhen, wurden später zwei Kommunikationsbusse vorgesehen. Auf diese Weise konnte für die Hochgeschwindigkeitskommunikation zwischen der Penpherie-Steuereinrichtung und den Peripheneeinrichtungen ein mit hoher Geschwindigkeit betriebener, effizienter Datenkommunikationsbus verwendet werden. Andererseits konnte zwischen der CPU und der Peripherie-Steuereinrichtung ein langsamerer, weniger effizienter CPU-Datenkommunikationsbus verwendet werden, da die Datenkommunikation zwischen der CPU und der Steuereinrichtung generell nicht mit der gleichen hohen Geschwindigkeitsrate gehandhabt zu werden braucht wie die Kommunikation zwischen der Steuereinrichtung und der Peripheneeinrichtung für die gesamte System-Handhabung.
Das IBM Technical Disclosure Bulletin Vol 26, No. 11, S. 5956-5959 "Transparent Mode in an I/O Controller" beschreibt ein System, in dem die CPU I/O-Einrichtungen zu Arbitrierungszwecken über eine I/O-Steuereinrichtung mit fester Länge der Buszugriffszyklen steuert.
Auch die Verwendung eines dynamischen Speichers als Puffereinrichtung, die mit dem zwischen den Peripheneeinrichtungen und der Peripherie-Steuereinrichtung verlaufenden Kommunikationsbus verbunden ist, hat sich als sehr effektiv erwiesen. Der Pufferspeicher ermöglichte ein zeitweiliges Speichern von Daten aus der Peripheneeinrichtung (z.B. einer Platte), z.B. bei Anstehen einer Korrektur. Dies konnte durchgeführt werden, während Daten, die aus einem Hochgeschwindigkeits-Datenkommunikationsbus - z.B. bei einem mit einem Host-Prozessor verbundenen kleinen Computersystem-Interface (SCSI) - in das System eingegeben wurden, direkt zu der Periphene-Steuereinrichtung übertragen werden konnten. Auf diese Weise braucht die Kommunikation zwischen der Peripheneeinrichtung und der Peripherie-Steuereinrichtung nicht andere, mit höherer Geschwindigkeit erfolgende Kommunikation zwischen dem Host-Prozessor und dem Rest des Peripherie-Subsystems zu beschränken.
Der zwischen der Peripherie-Steuereinrichtung und dem Pufferspeicher verlaufende Datenkommunikationsbus ist als Puffer-Bus bekannt. Obwohl die Peripherie-Steuereinrichtung in den meisten Fällen einen auf den Puffer-Bus zugreift, ist es gelegentlich die CPU, die den Zugriff auf Einrichtungen benötigt, welche auf dem Puffer-Bus angeordnet sind. In diesen Fällen, wenn sich die CPU und die Peripherie-Steuereinrichtung hinsichtlich des Puffer-Busses in Konflikt befinden, ist ein Arbitrierungsmechanismus erforderlich.
Bislang war ein Arbiter zwischen dem Puffer-Bus und der Penpherie-Steuereinrichtung und der CPU vorgesehen. Dieser Arbiter bestand aus einer externen Logikeinrichtung, die separate Transceiver zur Kommunikation mit der Periphene-Steuereinrichtung und mit der CPU erforderte. In letzter Zeit haben sich aufgrund des Wunsches nach einer geringeren Anzahl von Komponenten, die auf gedruckten Schaltungsplatten weniger Platz benötigen, die Arbiter gemäß der vorstehenden Beschreibung als ungeeignet erwiesen.
Es ist wünschenswert, eine Arbiter-Funktion zu schaffen, ohne eine externe Logikeinrichtung zu verwenden.
Es ist ferner wünschenswert, einen Arbitrierungsmechanismus zu schaffen, der sich innerhalb einer Peripherie-Steuereinrichtung selbst befindet.
Es ist ferner wünschenswert, einer CPU im Bedarfsfall den Zugriff auf einen Puffer-Bus zu ermöglichen, ohne daß ein Konflikt mit einer Peripherie-Steuereinrichtung entsteht.
Es ist ferner wünschenswert, einem Pufferspeicher-Subsystem zu ermöglichen, mit zwei separaten Kommunikationsbussen zu arbeiten, die voneinander isoliert sind.
Es ist ferner wünschenswert, einen Arbitrierungsmechanismus zur Anordnung innerhalb einer Peripherie-Steuereinrichtung zu schaffen, der zwischen Pufferbuszugriffs-Anforderungen von mehreren Initiierungs-Einrichtungen entscheidet.

ÜBERBLICK ÜBER DIE ERFINDUNG

Gemäß einem Aspekt der Erfindung wird ein gemäß den Ansprüchen ausgebildetes Pufferspeicher-Subsystem für eine Peripherie- Steuereinrichtung geschaffen.

KURZBESCHREIBUNG DER FIGUREN

Ein umfassendes Verständnis der Erfindung ergibt sich aus den zugehörigen Figuren im Zusammenhang mit der detaillierten Figurenbeschreibung.
Fig. 1 zeigt ein Blockschaltbild des Pufferspeicher-Subsystems gemäß der Erfindung;
Fig. 2 zeigt ein Blockschaltbild der Periphene-Steuereinrichtung des Pufferspeicher-Subsystems;
Fig. 3 zeigt ein Blockschaltbild des Arbitrierungsmechanismus der Peripherie-Steuereinrichtung; und
Fig. 4 zeigt ein Adressenzuordnungs-Schaubild der Peripherie- Steuere inrichtung; und
Fig. 5 zeigt ein Blockschaltbild des Pomter-Steuermechanismus, der den Speicherzugriff steuert.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Fig. 1 zeigt ein Blockschaltbild des gemäß der Erfindung ausgebildeten Pufferspeicher-Subsystems, das auch als Plattensteuereinrichtung bezeichnet wird. Bei dem Subsystem handelt es sich um eine intelligente Peripheneeinrichtung, die zur Verbindung mit einem Mikroprozessor oder einer Mikrosteuereinrichtung vorgesehen ist und die Aufgaben des Handhabens des seriellen Formats der Daten, der Daten-Integrität und der Plattendatenverwaltung übernimmt. Ein generell mit 10 bezeichneter, gestrichelt gezeigter Prozessor weist einen RAM/ROM- Speicher 12, eine zentrale Verarbeitungseinheit 14 und ein Platten-Interface 16 auf. Der Prozessor 10 kann auf einem einzigen IC-Chip ausgebildet sein, wie in der Figur gestrichelt gezeigt, wobei jedoch zu beachten ist, daß der Prozessor 10 eine Logikeinrichtung mit drei separaten Komponenten ist: einem Speicher 12, einer CPU 14 und einem Platten-Interface 16. Der Prozessor 10 führt die SCSI-Befehls-Interpretation, die Platten-Datenraum-Zuordnung, die mechanische Steuerung von Platten und die System-Interface-Handhabung durch. Zur Vereinfachung der Beschreibung und zur Vermeidung einer Verwechslung mit einem noch zu beschreibenden Host-Prozessor wird der Prozessor 10 im folgenden als CPU 10 bezeichnet.
Die CPU 10 ist mit einer Peripherie-Steuereinrichtung 20 verbunden, die über einen CPU-Bus 22 mit den Komponenten der CPU 10 verbunden ist.
Ferner ist ein Host-Adapter 24 mit der Periphene-Steuereinrichtung 20 verbunden. Der Host-Adapter 24 ist über einen geeigneten Hochgeschwindigkeits-Datenkommunikationsbus, z . B. einen SCSI-Bus, mit einem nicht gezeigten Host-Prozessor verbunden. Der Host-Adapter 24 ist über einen 8 Bit breiten Puffer-Bus 26 mit der Peripherie-Steuereinrichtung 20 verbunden. Dieser Puffer-Bus 26 besteht tatsächlich aus einem Adress-Abschnitt und einem Daten-Abschnitt, die in der Figur nicht unterschieden sind. Ferner sind mit dem Puffer-Bus 26 ein externer Pufferspeicher 28 und ein Fehlerprozessor 30 verbunden.
Die Peripherie-Steuereinrichtung 20 ist jederzeit der Master des Pufferspeicherbusses 26. Die CPU 10 kann auf diesen Bus nur dann zugreifen, wenn die Peripherie-Steuereinrichtung 20 eine erforderliche Arbitrierung durchführt, wie noch genauer beschrieben wird. Die Host-Daten-Übertragungen zwischen einer SCSI-Einrichtung, z.B. einem nicht gezeigten Prozessor, und dem externen Pufferspeicher 28 können auf dem Puffer-Bus 26 erfolgen, ohne den CPU-Datenbus 22 zu beeinträchtigen. Dies bedeutet, daß das zwischen dem Host und der Peripherie-Steuereinrichtung vorgesehene Interface voll autonom und unabhängig von der CPU 10 ist. Eine direkte Steuerungs-/Daten-Verbindung ermöglicht den beiden Einrichtungen, programmierte Datenübertragungen mit nur minimaler CPU-Intervention durchzuführen.
Ferner ist in dem System eine Platte 32 vorgesehen, die mittels einer Leitung 34 mit der CPU 10 verbunden ist. Bei der bevorzugten Ausführungsform ist die Platte 32 eine magnetische Festplatte, sie kann jedoch als eine optische Festplatte oder irgendeine andere geeignete Form von Massenspeichereinrichtung ausgebildet sein. Zwischen der Platte 32 und der Peripherie- Steuereinrichtung 20 sind ein Daten-Kodierer und -Dekodierer 36 und eine Platten-Lese-/Schreib-Logikeinrichtung 38 angeordnet.
Fig. 2 zeigt ein detaillierteres Blockschaltbild der Peripherie-Steuereinrichtung 20 (Fig. 1). Eine Pufferbus-Interface- Steuereinrichtung 40 wird für die Arbitrierung von Daten verwendet, die über den Puffer-Bus 26 übertragen werden sollen.
Eine Steuereinrichtung 42 für den nicht gezeigten Host-Prozessor, die dem Host-Adapter 24 (Fig. 1) entspricht, ist mit der Pufferbus-Interface-Steuereinrichtung 40 verbunden. Ferner ist eine Fehlerprozessor-Steuereinrichtung 44, die dem Fehlerprozessor 30 (Fig. 1) entspricht, mit der Pufferbus-Interface- Steuereinrichtung 40 verbunden. Ferner ist eine Pufferspeicher-Steuereinrichtung 46, die dem externen Pufferspeicher 28 (Fig. 1) entspricht, mit der Pufferbus-Interface-Steuereinrichtung 40 verbunden. Die Pufferspeicher-Steuereinrichtung 46 ist für die Daten-Pufferung und -Handhabung verantwortlich. Unter direkter Steuerung von bis zu 4 Mbytes des dynamischen Pufferspeichers wird der Datenfluß zwischen der Platte 32 und dem Host-Prozessor-Bus durch die Pufferspeicher-Steuereinrichtung 46 gehandhabt, ohne daß eine CPU-Intervention erfolgt.
Mit einem internen Sequencer-Datenbus 48 sind die Pufferbus- Interface-Steuereinrichtung 40 und eine Benutzer-Register Datei 50, ein internes Sequencer-RAM 52 und eine Sequencer- Einheit 53 verbunden, die einen 16-Bit-Sequencer 54 und ein Sequencer-Programm-ROM 56 enthält.
Ferner ist mit dem internen Sequencer-Bus 48 eine Format-Steuereinrichtung 60 verbunden. Bei der Formatsteuerung, die bei der bevorzugten Ausführungsform in der Software vorgesehen ist, handelt es sich um eine Funktion, die entsprechend vorbestimmten Kriterien des Benutzer-Platten-Protokolls geladen werden kann. Die Format-Steuereinrichtung 60 kann jedoch bei alternativen Ausführungsformen auch hartverdrahtet sein, um eine feste Formatsteuerung zu schaffen.
Ein Deserialisierer 62 ist mit einem First-in-first-out-Register (FIFO) 64 verbunden, das seinerseits mit einem Puffer 66, der an den Puffer-Bus 26 angeschlossen ist, verbunden ist.
Ferner ist eine zur Detektion und Korrektur interner Fehler vorgesehene Logikeinrichtung 68 vorgesehen, die mit dem FIFO- Register 64 verbunden ist. Mit dem FIFO 64 ist ein Serialisierer 70 verbunden, um Daten in eine für die Platte 32 (Fig. 1) geeignete Form zu konvertieren.
Bei 72 ist eine Einrichtung gezeigt, die eine Platten-Statusund -Steuer-Logik beinhaltet. Diese Einheit 72 initiiert Signale vor dem Lesen von der Platte 32 oder dem Schreiben auf die Platte 32. Die Initiierungs-Signale können auch durch die Format-Steuereinrichtung 60 erzeugt werden. Mit der Benutzer- Register-Datei so ist ein CPU-Interface 74 verbunden, das an den CPU-Bus 22 (Fig. 1) angeschlossen ist.
Fig. 3 zeigt ein detailliertes Blockschaltbild des gemäß der Erfindung vorgesehenen Arbitrierungsmechanismus, der in der Pufferbus-Interface-Steuereinrichtung 40 (Fig. 2) der Penpherie-Steuereinrichtung 20 (Fig. 1) ausgebildet ist.
Die Pufferbus-Interface-Steuereinrichtung 40 ist zwischen dem CPU-Kommunikationsbus 22, der einen Adress-Bus 22a und einen Daten-Bus 22b aufweist, und den beiden Abschnitten (Adressund Daten-Abschnitte) des Puffer-Busses 26 angeordnet. Das Herzstück der Pufferbus-Interface-Steuereinrichtung 40 ist eine Bus-Arbiter-Einheit 100. Der Arbiter 100 kann vorbelegbar ausgebildet sein und kann in Abhängigkeit von den Erfordernissen des vom Benutzer gewünschten Anwendungsfalls Einfach-Byteoder Mehrfach-Byte-Bursts stützen.
Mit dem Arbiter 100 sind eine Intern-Sequencer-Zugriffs-Logik- Einheit 102, eine Host-Adapter-Anforderungs-Logik-Einheit 104, eine Daten-FIFO-steuer-Logik-Einheit 106, eine Auffrisch-Anforderungs-Logik-Einheit 108 und eine CPU-Zugriffs-Anforderungs-Logik-Einheit 110 verbunden. Jede der soeben genannten Einheiten 102-110 ist über Anforderungs- und Bestätigungsleitungen, die auf herkömmliche Weise verwendet werden, mit dem Arbiter 100 verbunden.
Mit der Host-Adapter-Anforderungs-Logik-Einheit 104 sind Leitungen zu der Host-Adapter-Steuereinrichtung 42 verbunden. Ein Interface-Port 112 ist mit dem Puffer-Daten-Bus 26b, dem Daten-Abschnitt des Puffer-Busses 26, verbunden. Mit dem Interface-Port 112 ist ferner eine Leitung 115 verbunden, an die der CPU-Daten-Bus 22b angeschlossen ist.
Eine Platten-Daten-FIFO-Einheit 116 ist über die Leitung 114 sowohl mit der Daten-FIFO-Steuer-Logik-Einheit 106 als auch mit dem Interface-Port 112 verbunden. Die Platten-Daten-FIFO- Einheit 116 ist ferner in der Lage, Daten an den Platten-Daten-Serialisierer 70 (Fig. 2) zu übertragen und Daten von dem Platten-Daten-Deserialisierer 62 zu empfangen.
Mit dem Puffer-Adress-Bus 26a ist eine Reihe von Pomtern verbunden, die generell bei 120 gezeigt sind. Zu den Pomtern 120 zählen ein Sequencer-Pointer 120a, ein CPU-Pointer 120b, ein Platten-Daten-Pomter 120c und ein Auffrisch-Adressen-Pomter 120d. Zwischen diese Pomter 120 und den Puffer-Adress-Bus 26a ist ein Adress-Multiplexer-Treiber 122 geschaltet, der es ermöglicht, Adressen von einem Pomter auf einmal auf den Adress-Abschnitt des Puffer-Busses 26 zu laden.
Ferner ist eine Logik-Einheit zum Erzeugen von Steuersignalen vorgesehen, die mit 124 bezeichnet ist. Die Einheit 124 ist in der Lage, mehrere Pufferspeicher-Lese-/Schreib-Steuersignale sowie Einrichtungs-Lese- und Einrichtungs-Schreib-Signale und Host-Adapter- und Fehler-Prozessor-Wahl-Signale zu erzeugen.
Fig. 4 zeigt ein Adress-Zuordnungs-Schaubild für die Periphene-Steuereinrichtung 20 (Fig. 1)
Die Peripherie-Steuereinrichtung 20 weist einen Adress-Raum mit 256 byte-breiten Stellen auf. Von diesen 256 Stellen sind 128 Adressen (00 bis 7F) in interne Register abgebildet. Die übrigen Adressen (80 bis FF) ermöglichen der CPU 10 den Zugriff auf Einrichtungen/den Speicher über den Puffer-Bus 26.
Die Datei des internen Registers kann ferner in Hardware-Parameter, Betriebs-Parameter, Befehls-Parameter und Status-Parameter unterteilt werden. Zusätzlich leistet ein Master-Steuer- Register die Gesamt-Einrichtungs steuerung.
Die untersten 128 Stellen, von der Adresse 00 bis zu der Adresse 7F, die auf interne Register verweisen, sind generell mit 200 bezeichnet. Die Stellen 80 bis 9F repräsentieren 32 Stellen, die mit 202 bezeichnet sind. Diese Stellen sind in der Host-Adapter-Einrichtung 24 (Fig. 1) abgebildet. Bei den folgenden reservierten Stellen 204, die Adressen A0 bis BF aufweisen, handelt es sich um 32 Stellen von der Adresse C0 bis zu der Adresse DF, die Stellen repräsentieren, welche in dem Fehlerprozessor 30 (Fig. 1) abgebildet sind und mit 206 bezeichnet sind. Schließlich sind - von der Adresse E0 bis zu der Adresse FF - 32 Stellen 208 gezeigt, die in dem externen Pufferspeicher 28 (Fig. 1) abgebildet sind.
Der externe Pufferspeicher 28 (Fig. 1) kann mittels eines Adress-Pointers einen Zugriff durch die CPU 10 erfahren. Es sind drei Datenzugriffsmechanismen vorgesehen: fester Modus, sequentieller Modus und Random-Modus. In dem festen Modus kann die CPU wiederholt auf die Stelle zugreifen, auf die der CPU- Pomter weist. In dem sequentiellen Modus kann die CPU auf einander angrenzende Stellen in dem Speicher zugreifen, ohne den Pomter zu aktualisieren. (Die Peripherie-Steuereinrichtung inkrementiert den Pomter nach jedem Zugriff.) Bei dem Random-Modus ist ein beliebiger Zugriff auf jeden 32-Bit-Abschnitt erlaubt, ohne den Pomter neuzuschreiben.
Fig. 5 zeigt eine Detailansicht des CPU-Pufferspeicher-Pointer-Mechanismus. Ein 24 Bit breiter Pomter 260 nimmt drei byte-breite Stellen in dem Raum 200 (Fig. 4) des internen Registers der Peripherie-Steuereinrichtung 20 ein. Die Bits 23 und 24 des Pointers 260 sind ungenutzt, da bei der bevorzugten Ausführungsform die Peripherie-Steuereinrichtung nur einen externen Speicher 28 von 4 Mbyte stützt.
Der Pomter 260 kann ferner in zwei Abschnitte unterteilt werden: einen 17-Bit-Paragraphen-Pointer 250, der einen 32- Byte-Bereich oder -Paragraphen 256 in dem Pufferspeicher 28 identifiziert, und einen 5-Bit-Offset-Pointer 252, der ein spezifisches Byte innerhalb des 32-Byte-Paragraphen 256 identifiziert.
Wie im weiteren erläutert, sind verschiedene Speicherzugriffsmodi vorgesehen. Der 5-Bit-Offset-Wert kann von der CPU 10 direkt angewandt werden.
Bei Betrieb arbeitet das Pufferspeicher-Subsystem derart, daß es der CPU 10 erlaubt, mittels eines Durchfluß-Zugriffs-Modus auf Einrichtungen und Speicher auf dem Pufferbus zuzugreifen. Von dem gesamten Adress-System des Subsystems (256 Stellen - A[7:0]) sind nur die unteren 128 Stellen (00 bis 7F) in den internen Registern abgebildet. Jedes Mal, wenn die CPU 10 auf eine Stelle in den oberen 128 Bytes (80 bis FF) zugreift, wird diese Anforderung in eine Zugriffsanforderung für den Pufferbus 26 übersetzt.
Die CPU kann auf den Pufferspeicher 28 während der normalen Warmlauf-Sequenz zugreifen, um den Speicher-Betrieb zu prüfen; während der Fehler-Rückgewinnung (was relativ selten eintritt); und wenn Datenübertragungsoperationen initiiert werden sollen.
Die Abfolge der Ereignisse für den durch die CPU 10 erfolgenden Zugriff auf den Pufferbus 26 ist wie folgt beschaffen:
1) Die CPU 10 beginnt einen Durchflußzyklus durch Zugreifen auf eine Speicherstelle im Bereich von 80 bis FF;
2) der Zyklus wird durch Negieren eines READY-Signals ausgedehnt;
3) die Adresse wird durch die CPU-Zugriffs-Anforderungs-Logik-Einheit 110 dekodiert, um die für den Zugriff vorgesehene Pufferbus-Einrichtung/Speichereinrichtung zu bestimmen, und es wird eine Anforderung für den internen Bus- Arbiter 100 erzeugt;
4) wenn der Bus-Arbiter 100 die CPU-Zugriffs-Anforderung akzeptieren kann, wird der entsprechende Zyklus durchgeführt; und
5) der Zyklus wird durch Ausgeben des READY-Signals beendet.
Der Pufferbus-Arbiter 10& benutzt ein festes Prioritätenschema mit den folgenden Prioritäten, die im folgenden in absteigender Ordnung aufgelistet sind:
CPU-Anforderung
Intern-Sequencer-Anforderung (zur Fehlerkorrektur)
Auffrischungs -Anforderung
FIFO zu/von Puffer
Host-Adapter zum/vom Puffer
Wie bereits erwähnt, werden zusätzlich zu dem Pufferspeicher 28 zwei Einrichtungen auf dem Pufferbus 26 gestützt: die Host- Adapter-Einrichtung 24 und der Fehlerprozessor 30. Wenn die CPU 10 auf eine Adresse zugreift, die in einer dieser Einrichtungen 24 oder 30 abgebildet ist, erfolgt ein Zugriff auf die gewählte Einrichtung. Die der Einrichtung 24 oder 30 zugeführte Adresse ist die gleiche wie die Adresse auf den unteren fünf Bits 258 der CPU-Adress-Leitungen (A[A:0]). Die oberen Bits 260 werden auf bw gesteuert.
Die Adressen 80 bis 9F sind in der Host-Adapter-Einrichtung 24 abgebildet, und die Adressen CO bis DF sind in dem externen Fehlerprozessor 30 abgebildet.
Der externe Pufferspeicher 28 kann jederzeit einen Zugriff durch die CPU 10 erfahren, indem an dem im Pufferspeicher 28 abgebildeten Registerraum ein Lese- oder Schreibvorgang vorgenommen wird. Dies bedeutet, daß die Pufferspeicher-Stelle als eine Registerstelle des Subsystems der CPU 10 erscheint. Jedes Mal, wenn die CPU 10 einen Pufferspeicher-Zugriff initiiert, indem sie auf den entsprechenden Registerraum zugreift, wird der verlangte Zugriff durchgeführt. Zum Durchführen des Zugriffs muß der Arbiter 100 einen Arbitrierungsvorgang ausführen, da der Pufferbus 26 zu diesem Zeitpunkt möglicherweise für einen anderen Zyklus benötigt wird. Das READY-Signal wird verwendet, um den CPU-Zyklus wie gewünscht zu verlängern.
Ein Teil der Adresse der zum Zugriff vorgesehenen Pufferspeicher-Stelle wird von dem Pufferspeicher-Pomter 260 erzeugt, der während vorheriger Schreib-Zyklen durch die CPU 10 geladen worden ist. Es sind drei Pufferspeicher-Zugriffs-Modi vorgesehen: fester Zugriffs-Modus, sequentieller Zugriffs-Modus und Paragraphen-Random-Modus. Sie können durch entsprechendes Programmieren eines nicht gezeigten Pointer-Steuerregisters gewählt werden.
In dem festen Zugriffs-Modus ist ein Zugriff auf die von dem CPU-Pointer adressierte Stelle vorgesehen. Jedes Mal, wenn die CPU 10 auf die Adress-Stelle EO zugreift, erfolgt ein Zugriff auf die Stelle, auf die der CPU-Pointer weist. Der an dieser Speicherstelle gespeicherte Wert wird an die CPU 10 rückgeführt, um die Lese-Operation abzuschließen. Es ist zu beachten, daß das Schreiben von Daten in den Pufferspeicher auch jederzeit dadurch erfolgen kann, daß der bereits erwähnte Pomter-Mechanismus verwendet wird. Anders ausgedrückt, können gemäß der vorliegenden Beschreibung jedes Mal, wenn ein Zugriff auf den Speicher möglich ist, die Daten durch Verwendung des gleichen Zugriffsmechanismus gelesen oder geschrieben werden. Nachfolgende CPU-Zugriffe auf andere Stellen in dem Pufferspeicher 28 verlangen ein Aktualisieren des CPU-Pointers.
Die speziellen Schritte, die in dem festen Zugriffs-Modus verwendet werden, sind die folgenden:
1) Die CPU programmiert den CPU-Pointer mit der Adresse der gewünschten Speicherstelle;
2) die CPU programmiert das Pomter-Steuerregister mit dem Code für den festen Zugriffs-Modus;
3) die CPU initiiert einen Peripherie-Steuereinrichtungs- Zugriffszyklus an der entsprechenden Registerstelle (E0 bei der bevorzugten Ausführungsform);
4) die CPU initiiert einen Lese-Zyklus oder einen Schreib- Zyklus, je nach Situation;
5) die CPU-Zugriffs-Anforderungs-Logik detektiert den CPU- Zugriff, erzeugt eine Anforderung für den Bus-Arbiter, und verlängert den CPU-Zyklus durch Negieren des READY-Signals;
6) wenn der Bus-Arbiter die Durchführung des CPU-Zugriffs- Zyklus erlaubt, übermittelt der CPU-Pointer die Adresse der gewünschten Stelle an den Pufferspeicher;
7) die Daten werden aus der adressierten Speicherstelle ausgelesen und an die CPU rückgeführt (Lese-Zyklus), oder die von der CPU gelieferten Daten werden in der adressierten Speicherstelle eingeschrieben (Schreib-Zyklus), je nach Situation; und
8) der CPU-Zugriffs-Zyklus wird durch Ausgeben des READY- Signals beendet.
In dem sequentiellen Zugriffs-Modus erfolgt jedes Mal, wenn die CPU auf die Stellen-Adresse EO zugreift, ein Zugriff auf die Stelle, auf die der CPU-Pointer weist. Für Lese-Operationen wird der an dieser Speicherstelle gespeicherte Wert an die CPU 10 rückgeführt. Ferner wird der CPU-Pointer inkrernentiert.
Falls die CPU 10 erneut auf die Registerstelle EO zugreift, ohne den CPU-Pointer zu aktualisieren, erfolgt ein Zugriff auf die nächste sequentielle Speicherstelle, und für Lese-Operationen wird der an dieser Speicherstelle gespeicherte Wert an die CPU 10 rückgeführt. Dies erlaubt einen schnellen sequen tiellen Zugriff auf den Pufferspeicher 28, ohne daß die CPU 10 wiederholte Aktualisierungen des CPU-Pointers durchzuführen braucht.
Die speziellen Schritte, die bei dem sequentiellen Zugriffs- Modus verwendet werden, sind die folgenden:
1) Die CPU programmiert den CPU-Pointer mit der Adresse des ersten Speicherstellen-Arrays, auf das in einer Sequenz zugegriffen werden soll;
2) die CPU programmiert das Pomter-Steuerregister mit dem Code für den sequentiellen Zugriffs-Modus;
3) die CPU initiiert einen Peripherie-Steuereinrichtungs- Zugriffszyklus an der entsprechenden Registerstelle (EO bei der bevorzugten Ausführungsform);
4) die CPU initiiert einen Lese-Zyklus oder einen Schreib- Zyklus, je nach Situation;
5) die CPU-Zugriffs-Anforderungs-Logik detektiert den CPU- Zugriff, erzeugt eine Anforderung für den Bus-Arbiter, und verlängert den CPU-Zyklus durch Negieren des READY-Signals;
6) wenn der Bus-Arbiter die Durchführung des CPU-Zugriffs- Zyklus erlaubt, übermittelt der CPU-Pointer die Adresse der gewünschten Stelle an den Pufferspeicher;
7) die Daten werden aus der adressierten Speicherstelle ausgelesen und an die CPU rückgeführt (Lese-Zyklus), oder die von der CPU gelieferten Daten werden in der adressierten Speicherstelle eingeschrieben (Schreib-Zyklus), je nach Situation;
8) der CPU-Zugriffs-Zyklus wird durch Ausgeben des READY- Signals beendet;
9) die Peripherie-Steuereinrichtung inkrementiert den CPU- Pointer derart, daß dieser auf die nächste Stelle in dem Pufferspeicher weist; und
10) die CPU greift wahlweise auf die nächste Stelle in dem Pufferspeicher zu, indem sie die oben erwähnten Schritte (3) - (8) ausführt.
In dem Paragraphen-Random-Modus wird jedes Mal, wenn die CPU 10 auf die Stellen E0 bis FF zugreift, die Adresse der zum Zugriff vorgesehenen Stelle errechnet, indem die oberen Bits in dem CPU-Pointer und die unteren fünf Bits aus der von der CPU 10 zugeführten Register-Adresse verkettet werden. Die in dieser Weise gebildet Adresse wird verwendet, um auf den Pufferspeicher 28 zuzugreifen, und bei Lese-Operationen wird der in diesem gespeicherte Wert an die CPU 10 rückgeführt.
Dieser Modus erlaubt der CPU 10, zuerst einen Pomter zu einem 32-Byte-Paragraphen des Pufferspeichers 28 zu erstellen, indern sie die Basis-Adresse dieses Paragraphen in den CPU-Pointer schreibt. Dann kann die CPU in schneller, beliebiger Weise auf diesen Speicherblock zugreifen. Die Adressen E0 bis FF sind in den Pufferspeicher 28 abgebildet.
Die speziellen Schritte, die bei dem Paragraphen-Random-Zugriffs-Modus verwendet werden, sind die folgenden:
1) Die CPU programmiert den CPU-Pointer mit der Basis-Adresse der Adresse irgendeiner Speicherstelle in dem Paragraphen, da bei diesem Modus die unteren fünf Bits des Pointers nicht verwendet werden;
2) die CPU programmiert das Pointer-Steuerregister mit dem Code für den Paragraphen-Random-Zugriffs-Modus;
3) die CPU initiiert einen Peripherie-Steuereinrichtungs- Zugriffszyklus an der entsprechenden Registerstelle (E0-FF bei der bevorzugten Ausführungsform);
4) die CPU initiiert einen Lese-Zyklus oder einen Schreib- Zyklus, je nach Situation;
5) die CPU-Zugriffs-Anforderungs-Logik detektiert den CPU- Zugriff, erzeugt eine Anforderung für den Bus-Arbiter, und verlängert den CPU-Zyklus durch Negieren des READY-Signals;
6) wenn der Bus-Arbiter die Durchführung des CPU-Zugriffs- Zyklus erlaubt, übermittelt der CPU-Pointer die oberen 19 Bits der Adresse, wobei die unteren 5 Bits der Adresse aus denjenigen Bits erhalten werden, die von der CPU in deren aktuellem Zugriffs-Zyklus angewandt werden;
7) die Daten werden aus der adressierten Speicherstelle ausgelesen und an die CPU rückgeführt (Lese-Zyklus), oder die von der CPU gelieferten Daten werden in der adressierten Speicherstelle eingeschrieben (Schreib-Zyklus), je nach Situation;
8) der CPU-Zugriffs-Zyklus wird durch Ausgeben des READY- Signals beendet;
9) die CPU greift wahlweise auf irgendeine andere Stelle in dem adressierten 32-Byte-Block in dem Pufferspeicher zu, indem sie die oben erwähnten Schritte (3) - (8) ausführt.
Obwohl vorstehend drei Verfahren beschrieben wurden, mit denen die CPU 10 auf den Pufferspeicher 28 zugreifen kann, kann die CPU 10 auch auf Host-Adapter-Register zugreifen, und zwar speziell in der folgenden Weise:
1) Die CPU initiiert einen Peripherie-Steuereinrichtungs- Zugriffs-Zyklus an der entsprechenden Registerstelle (80-9F bei der bevorzugten Ausführungsform);
2) die CPU initiiert einen Lese-Zyklus oder einen Schreib- Zyklus, je nach Situation, zum Lesen aus dem Register oder zum Schreiben in das Register;
3) die CPU-Zugriffs-Anforderungs-Logik detektiert den CPU- Zugriff, erzeugt eine Anforderung für den Bus-Arbiter, und verlängert den CPU-Zyklus durch Negieren des READY-Signals;
4) wenn der Arbiter die Durchführung des CPU-Zugriffs-Zyklus erlaubt, wird der Wert, der an den unteren 5 Bits des CPU- Adress-Busses plaziert ist, als Register-Adresse der Host- Adapter-Einrichtung verwendet;
5) die oberen Adress-Bits werden auf null gesteuert;
6) die Daten werden aus der adressierten Register ausgelesen und an die CPU rückgeführt (Lese-Zyklus), oder die von der CPU gelieferten Daten werden in das adressierte Register eingeschrieben (Schreib-Zyklus);
7) das entsprechende Wahl-Signal und das Lese- oder Schreib- Steuersignal wird aktiviert; und
8) der CPU-Zugriffs-Zyklus wird durch Ausgeben des READY- Signals beendet.
Schließlich kann die CPU auch auf die Fehler-Prozessor-Register zugreifen, und zwar speziell in der folgenden Weise:
1) Die CPU initiiert einen Peripherie-Steuereinrichtungs- Zugriffs-Zyklus an der entsprechenden Registerstelle (C0- DF bei der bevorzugten Ausführungsform);
2) die CPU initiiert einen Lese-Zyklus oder einen Schreib Zyklus, je nach Situation, zum Lesen aus dem Register oder zum Schreiben in das Register;
3) die CPU-Zugriffs-Anforderungs-Logik detektiert den CPU- Zugriff, erzeugt eine Anforderung für den Bus-Arbiter, und verlängert den CPU-Zyklus durch Negieren des READY-Signals;
4) wenn der Bus-Arbiter die Durchführung des CPU-Zugriffs- Zyklus erlaubt, wird der Wert, der an den unteren 5 Bits des CPU-Adress-Busses plaziert ist, als Register-Adresse der Fehler-Prozessor-Einrichtung verwendet;
5) die oberen Adress-Bits werden auf null gesteuert;
6) die Daten werden aus der adressierten Register ausgelesen und an die CPU rückgeführt (Lese-Zyklus), oder die von der CPU gelieferten Daten werden in das adressierte Register eingeschrieben (Schreib-Zyklus);
7) das entsprechende Wahl-Signal und das Lese- oder Schreib- Steuersignal wird aktiviert; und
8) der CPU-Zugriffs-Zyklus wird durch Ausgeben des READY- Signals beendet.
Da dem Fachmann auf dem Gebiet weitere Modifikationen und Änderungen ersichtlich sein werden, die zur Anpassung an bestimmte Betriebsbedingungen und umgebungen vorgenommen werden können, ist die Erfindung nicht im Sinne einer Beschränkung auf das zur Beschreibung gewählte Beispiel aufzufassen; vielmehr umfaßt die Erfindung sämtliche Änderungen und Modifikationen, die nicht von dem durch die Ansprüche definierten Umfang der Erfindung abweichen.

Claims

1. Verfahren, um einer CPU zu ermöglichen, mittels einer mehrere Register aufweisenden Peripherie-Steuereinrichtung über einen Puffer-Bus auf Daten zuzugreifen, die sich in einer Speichereinrichtung befinden, mit den folgenden Schritten:

(a) Initiieren eines Peripherie-Steuereinrichtungs-Zugriffszyklus an einer vorbestimmten Speicherstelle;

(b) Initiieren eines CPU-Zugriffszyklus;

(c) Erzeugen einer Anforderung für ein Bus-Arbiter:

(d) Verlängern des CPU-Zugriffszyklus durch Negieren eines READY-Signals;

(e) Ausgeben der Adresse der Speicherstelle an die Speichereinrichtung, wenn der Bus-Arbiter die Ausführung des CPU-Zugriffszyklus erlaubt;

(f) Zugreifen auf die Daten an der adressierten Speicherstelle; und

(g) Beenden des CPU-Zugriffszyklus durch Wirksammachen des READY-Signals.

2. Verfahren nach Anspruch 1, dem die folgenden Schritte vorhergehen:

(a) Programmieren eines CPU-Pointers auf die Adresse einer vorbestimmten Speicherstelle, und

(b) Programmieren eines Pointersteuerregisters mit einem vorbestimmten Code.

3. Verfahren nach Anspruch 2, ferner mit den folgenden Schritten:

(j) Inkrementieren des CPU-Pointers derart, daß dieser auf die nächste Speicherstelle in der Speichereinrichtung verweist; und

(k) Zugreifen auf die nächste Speicherstelle durch Durchführen der Schritte (c) bis (i).

4. Verfahren nach Anspruch 1, bei dem der Schritt des Ausgebens der Adresse der Speicherstelle umfaßt: das Ausgeben eines ersten Sets vorbestimmter Bits der von dem CPU-Pointer spezifizierten Adresse und das Ausgeben eines zweiten Sets vorbestimmter Bits der von der CPU spezifizierten Adresse in dem aktuellen Zugriffszyklus der CPU.

5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Datenzugriff das Lesen in der Speichereinrichtung gespeicherter Daten umfaßt.

6. Verfahren nach einem der Ansprüche 1 bis 41 bei dem der Datenzugriff das Speichern von Daten in der Speichereinrichtung umfaßt.

7. Verfahren, um einer CPU zu ermöglichen, mittels einer mehrere Register aufweisenden Peripherie-Steuereinrichtung über einen Puffer-Bus auf Daten zuzugreifen, die sich in einem Einrichtungsregister befinden, mit den folgenden Schritten:

(a) Initiieren eines Peripherie-Steuereinrichtungs-Zugriffszyklus an einer vorbestimmten Registerstelle;

(b) Initiieren eines CPU-Zugriffszyklus;

(c) Erzeugen einer Anforderung für einen Bus-Arbiter:

(d) Verlängern des CPU-Zugriffszyklus;

(e) Überführen eines durch einen Teil eines CPU-Adress- Busses repräsentierten Wertes in eine Adresse des Einrichtungsregisters, wenn der Bus-Arbiter die Ausführung des CPU-Zugriffszyklus erlaubt;

(f) Zugreifen auf die Daten an der Einrichtungsregisterstelle;

(g) Aktivieren eines Select-Signals und eines Zugriffssteuersignals; und

(h) Beenden des CPU-Zugriffszyklus.

8. Verfahren nach Anspruch 7, bei dem der CPU-Zugriffszyklus durch Negieren eines READY-Signals verlängert wird und der CPU-Zugriffszyklus durch Wirksammachen des READY-Signals beendet wird.

9. Verfahren nach Anspruch 7 oder 8, bei dem Host-Adapter Register in das Einrichtungsregister hinein abgebildet werden.

10. Verfahren nach Anspruch 9, bei dem der Daten-Zugriff das Lesen in den Host-Adapter-Registern gespeicherter Daten umfaßt.

11. Verfahren nach Anspruch 9, bei dem der Daten-Zugriff das Speichern von Daten in den Host-Adapter-Registern umfaßt.

12. Verfahren nach Anspruch 7 oder 8, bei dem Fehlerprozessor- Register in das Einrichtungsregister hinein abgebildet werden.

13. Verfahren nach Anspruch 12, bei dem der Daten-Zugriff das Lesen in den Fehlerprozessor-Registern gespeicherter Daten umfaßt.

14. Verfahren nach Anspruch 12, bei dem der Daten-Zugriff das Speichern von Daten in den Fehlerprozessor-Registern umfaßt.

15. Pufferspeicher-Subsystem für eine Periphene-Steuereinrichtung, mit:

(a) einem Puffer-Datenkommunikationsbus (26);

(b) einer mit dem Puffer-Datenkommunikationsbus (26) verbundenen Peripherie-Steuereinrichtung (20) mit:

i. mehreren Registern (200,202,204,206,208),

ii. einem Bus-Arbiter (100) zum Vermitteln des über den Puffer-Datenkommunikationsbus (26) erfolgenden Zugriffs auf Daten an einer Speicherstelle einer Speichereinrichtung (28),

(c) einem mit der Peripherie-Steuereinrichtung (20) verbundenen CPU-Datenkommunikationsbus (22);

(d) einer von dem Puffer-Datenkommunikationsbus (26) isolierten CPU (10) mit:

i. einer Einrichtung zum Initiieren eines Peripheriesteuerungs-Zugriffszyklus;

ii. einer Einrichtung zum Initiieren eines CPU-Zugriffszyklus derart, daß die CPU auf eine Adresse in dem Registerraum der Peripherie-Steuereinrichtung (20) zugreifen kann;

iii. einer Zugriffsanforderungs-Logik zum Erzeugen einer Anforderung für den Bus-Arbiter (100) zum Vermitteln des Zugriffs und zum anschließenden Verlängern des CPU-Zugriffszyklus durch Negieren eines READY-Signals;

iv. einer Einrichtung, um eine Adresse einer Speichereinrichtungs-Speicherstelle, auf die über den Puffer-Datenkommunikationsbus (26) zugegriffen werden soll, auszugeben, wenn der Bus-Arbiter (100) den CPU-Zugriff auf diese erlaubt;

v. eine Einrichtung zum Lesen/Schreiben von Daten aus der oder in die Adresse des Einrichtungsregisters, und

vi. einer Einrichtung zum Beenden eines CPU-Zugriffszyklus mittels einer Einrichtung zum Wirksammachen eines READY-Signals.

16. Pufferspeicher-Subsystem nach Anspruch 15, bei dem ein Prozessor-Zugriff auf in der Speichereinrichtung (28) gespeicherte Daten nur durch die Peripherie-Steuereinrichtung erlaubt ist.

17. Pufferspeicher-Subsystem nach Anspruch 15, bei dem die Peripherie-Steuereinrichtung ein Steuerregister zum Identifizieren der Speichereinrichtung (28) aufweist.

18. Pufferspeicher-Subsystem nach Anspruch 15, bei dem die Peripherie-Steuereinrichtung ferner eine Pomter-Steuereinrichtung zum Identifizieren vorbestimmter Speicherstellen in der Speichereinrichtung (28) aufweist.

19 Pufferspeicher-Subsystem für eine Periphene-Steuereinrichtung, mit:

(a) einem Puffer-Datenkommunikationsbus (26);

i. mehreren Registern (200,202,204,206,208),

ii einem Bus-Arbiter (100) zum Vermitteln des über den Puffer-Datenkommunikationsbus (26) erfolgenden Zugriffs auf Daten in dem Register eines Einrichtungsregisters (24,30),

(d) einer von dem Puffer-Datenkommunikationsbus (26) isolierten CPU (10) mit:

i. einer Einrichtung zum Initiieren eines Peripheriesteuerungs-Zugriffszyklus;

iii. einer Zugriffsanforderungs-Logik zum Erzeugen einer Anforderung für den Bus-Arbiter (100) zum Arbitrieren des Zugriffs und zum anschließenden Verlängern des CPU- Zugriffszyklus;

iv. einer Einrichtung zum Überführen eines durch einen Teil eines CPU-Adress-Busses repräsentierten Wertes an das Einrichtungsregister (24,30) auf dem Puffer-Datenkommunikationsbus (26), wenn der Bus-Arbiter (100) den CPU-Zugriff auf diesen erlaubt;

v. eine Einrichtung zum Lesen/Schreiben von Daten aus der oder in die Adresse des Einrichtungsregisters,

vi. einer Einrichtung zum Aktivieren eines Select- Signals und eines Zugriffssteuersignals, und

vii. einer Einrichtung zum Beenden eines CPU-Zugriffszyklus.

20. Pufferspeicher-Subsystem nach Anspruch 19, bei dem ein Prozessor-Zugriff auf in dem Einrichtungsregister (24,30) gespeicherte Daten nur durch die Peripherie-Steuereinrichtung erlaubt ist.

21. Pufferspeicher-Subsystem nach Anspruch 19, bei dem die Peripherie-Steuereinrichtung ein Steuerregister zum Identifizieren des Einrichtungsregisters (24,30) aufweist.