JPS62125444A - メモリ共有エリア制御方式 - Google Patents
メモリ共有エリア制御方式Info
- Publication number
- JPS62125444A JPS62125444A JP26475185A JP26475185A JPS62125444A JP S62125444 A JPS62125444 A JP S62125444A JP 26475185 A JP26475185 A JP 26475185A JP 26475185 A JP26475185 A JP 26475185A JP S62125444 A JPS62125444 A JP S62125444A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memories
- processor
- area
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ共有方式を採用するシステムにて、共
有メモリ配置をシステム動作中においても自動変更設定
が出来る装置に関する。
有メモリ配置をシステム動作中においても自動変更設定
が出来る装置に関する。
従来、共有メモリのアドレス・エリアを設定するにはス
イッチ等により半固定によるメモリアドレスを設定し、
第２図の様なメモリマツプを配置していた。また親プロ
セッサと子プロセッサの各メモリを最大限に利用するに
は共有メモリエリアを極力小さくする必要がある。
イッチ等により半固定によるメモリアドレスを設定し、
第２図の様なメモリマツプを配置していた。また親プロ
セッサと子プロセッサの各メモリを最大限に利用するに
は共有メモリエリアを極力小さくする必要がある。
しかし、半固定設定による設定ではシステムに合せた有
効な設定をするには限界が有り共有メモリエリアをあま
り小さくすると親プロセッサと子プロセッサ間の受渡し
データ転送量が小さくなる。したがってイニシャルプロ
グラムロード方式を採用するシステムなどでは、マイク
ロプログラムのロードデータを共有メモリを介して分割
してロードすることになり処理時間が多く必要になる問
題が有った。
効な設定をするには限界が有り共有メモリエリアをあま
り小さくすると親プロセッサと子プロセッサ間の受渡し
データ転送量が小さくなる。したがってイニシャルプロ
グラムロード方式を採用するシステムなどでは、マイク
ロプログラムのロードデータを共有メモリを介して分割
してロードすることになり処理時間が多く必要になる問
題が有った。
なお、この種の共有メモリの装置として関連するものに
は、特開昭５８−１８２７４８号。
は、特開昭５８−１８２７４８号。
特開昭５８−８１７２９号が挙げられる。
本発明の目的は、共有メモリのアドレス・エリア設定を
半固定の手動設定からプログラムによる自動設定にする
ことにより、システム毎の有効なメモリ配置を行なうこ
とが出来、自動設定による信頼性の向上を図る。
半固定の手動設定からプログラムによる自動設定にする
ことにより、システム毎の有効なメモリ配置を行なうこ
とが出来、自動設定による信頼性の向上を図る。
さらにイニシャルプログラムロードを行なうシステムに
対しプログラムロード時間の短縮を提供することにある
。
対しプログラムロード時間の短縮を提供することにある
。
本発明は、共有メモリのアドレス・エリア設定を動作中
においてもプログラムで任意に切替可能な状態にするこ
とにより、族メモリの任意のアドレスおよび共有メモリ
エリアを設定出来る様にした。
においてもプログラムで任意に切替可能な状態にするこ
とにより、族メモリの任意のアドレスおよび共有メモリ
エリアを設定出来る様にした。
これによりシステム毎の有効なメモリ配置を実現するこ
とが出来る様になった。
とが出来る様になった。
以下本発明の一実施例を説明する。
第１図に示すマルチプロセッサでは、親プロセッサ１１
のバス（ＧＰババス９）に族メモリ１５および３個の子
プロセッサ１２〜１４が各々の子メモリ１６〜１８を介
して接続されている。
のバス（ＧＰババス９）に族メモリ１５および３個の子
プロセッサ１２〜１４が各々の子メモリ１６〜１８を介
して接続されている。
子メモリ１６〜１８は、ｔｌｉブセツサ１１からアクセ
ス可能な共有エリア２１（第１図中斜線部）がある。
ス可能な共有エリア２１（第１図中斜線部）がある。
第２図は、族メモリ１５と子メモリ１６〜１８のメモリ
マツプ関係を示し、共有メモリエリア２２．２２’は共
有エリアを狭くした時と広くした時を示す。
マツプ関係を示し、共有メモリエリア２２．２２’は共
有エリアを狭くした時と広くした時を示す。
第３図には本発明のポイントである書替え可能なアドレ
スレジスタ２４〜２６の内容とＧＰババス９のアドレス
がコンパレータ２７〜２９によって選択された時に親メ
モリ動作抑止信号２０を出して、共有メモリエリア２２
であることを族メモリ１５に知らせる回路を示している
。
スレジスタ２４〜２６の内容とＧＰババス９のアドレス
がコンパレータ２７〜２９によって選択された時に親メ
モリ動作抑止信号２０を出して、共有メモリエリア２２
であることを族メモリ１５に知らせる回路を示している
。
次にイニシャルプログラムロードの時の動作説明をする
。
。
親プロセッサＬ１は子プロセッサ１２〜１４の子メモリ
１６〜１８に対し、プログラムロードを行なう時、アド
レスレジスタ２４〜２６のデータの書替え指示を行ない
第２図中共有エリア２２′の様に共有メモリエリアを大
きく広げ親プロセッサ１１から直接メモリ１６〜１８に
プログラムを書込む。
１６〜１８に対し、プログラムロードを行なう時、アド
レスレジスタ２４〜２６のデータの書替え指示を行ない
第２図中共有エリア２２′の様に共有メモリエリアを大
きく広げ親プロセッサ１１から直接メモリ１６〜１８に
プログラムを書込む。
プログラムロード完了後親プロセッサ１１はアドレスレ
ジスタ２４〜２６を書替え第２図に示す共有エリア２２
の様に共有メモリエリアを狭く設定する。
ジスタ２４〜２６を書替え第２図に示す共有エリア２２
の様に共有メモリエリアを狭く設定する。
この操作を行なうことによりプログラムを子メモリ１６
〜１８の共有メモリ外にロードすることになりロード時
間を短縮出来るとともに族メモリ１５の使用範囲を動作
システムに合せて有効なメモリ配置を設定出来る。
〜１８の共有メモリ外にロードすることになりロード時
間を短縮出来るとともに族メモリ１５の使用範囲を動作
システムに合せて有効なメモリ配置を設定出来る。
本発明により、イニシャルプログラムロードを行なうシ
ステムに対してロードエリアを一時的に共有メモリ側に
することにより親プロセッサから直接アクセスしてプロ
グラムのロード時間のＩＡｉ縮を行なうことが出来る。
ステムに対してロードエリアを一時的に共有メモリ側に
することにより親プロセッサから直接アクセスしてプロ
グラムのロード時間のＩＡｉ縮を行なうことが出来る。
プログラムロード後は、プログラムロードエリアを共有
メモリから切替えることにより親プロセッサ側からのア
クセスが出来なくなりロードプログラムデータの保護を
行なうことになる。
メモリから切替えることにより親プロセッサ側からのア
クセスが出来なくなりロードプログラムデータの保護を
行なうことになる。
親プロセッサ側の使用可能なメモリが増加されることに
なりメモリの有効利用が図れる。
なりメモリの有効利用が図れる。
また、族メモリの任意のアドレスに共有メモリを設定出
来るためシステムに合せた有効なメモリ配置を行なえる
効果がある。
来るためシステムに合せた有効なメモリ配置を行なえる
効果がある。
第１図は、本発明の一実施例のマルチプロセッサ構成図
、第２図は第１図に示した各メモリの関係図、第３図は
本発明のアドレス設定レジスタと親メモリ動作抑止信号
および各メモリ内の関連ブロック図である。 １１・・・親プロセッサ、１２〜１４・・・子プロセッ
サ、１５・・・族メモリ、１６〜１８子メモリ。 １９・・・ＧＰババス２１・・・共有エリア、２２゜２
２′・・・共有メモリエリア。
、第２図は第１図に示した各メモリの関係図、第３図は
本発明のアドレス設定レジスタと親メモリ動作抑止信号
および各メモリ内の関連ブロック図である。 １１・・・親プロセッサ、１２〜１４・・・子プロセッ
サ、１５・・・族メモリ、１６〜１８子メモリ。 １９・・・ＧＰババス２１・・・共有エリア、２２゜２
２′・・・共有メモリエリア。
Claims (1)
- １、親プロセッサと複数の子プロセッサで構成され、親
プロセッサのメモリの一部を子プロセッサのメモリにす
ることにより親プロセッサと子プロセッサ間のデータ授
受をメモリ間で行なうことが出来る様にした共有メモリ
方式システムにおいて、各子プロセッサに親プロセッサ
の共有メモリエリアを示すアドレス・エリアをセット出
来る書替え可能なレジスタを設けたことを特徴とするメ
モリ共有エリア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26475185A JPS62125444A (ja) | 1985-11-27 | 1985-11-27 | メモリ共有エリア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26475185A JPS62125444A (ja) | 1985-11-27 | 1985-11-27 | メモリ共有エリア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125444A true JPS62125444A (ja) | 1987-06-06 |
Family
ID=17407677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26475185A Pending JPS62125444A (ja) | 1985-11-27 | 1985-11-27 | メモリ共有エリア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125444A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421665A (en) * | 1987-07-17 | 1989-01-25 | Pfu Ltd | Local memory control system |
| JPH01106150A (ja) * | 1987-10-17 | 1989-04-24 | Fanuc Ltd | ローカルメモリ保護方式 |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JPH0212363A (ja) * | 1988-03-28 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムの初期設定方法及びその装置 |
-
1985
- 1985-11-27 JP JP26475185A patent/JPS62125444A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421665A (en) * | 1987-07-17 | 1989-01-25 | Pfu Ltd | Local memory control system |
| JPH01106150A (ja) * | 1987-10-17 | 1989-04-24 | Fanuc Ltd | ローカルメモリ保護方式 |
| JPH01197864A (ja) * | 1988-02-02 | 1989-08-09 | Pfu Ltd | バス・ウインドウ制御方式 |
| JPH0212363A (ja) * | 1988-03-28 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムの初期設定方法及びその装置 |
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