JPH01197867A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH01197867A JPH01197867A JP2129588A JP2129588A JPH01197867A JP H01197867 A JPH01197867 A JP H01197867A JP 2129588 A JP2129588 A JP 2129588A JP 2129588 A JP2129588 A JP 2129588A JP H01197867 A JPH01197867 A JP H01197867A
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- JP
- Japan
- Prior art keywords
- coprocessor
- main processor
- instructions
- storage device
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は２マルチプロセッサシステム、特に高速処理
が可能であるマルチプロセッサシステムに関するもので
ある。
が可能であるマルチプロセッサシステムに関するもので
ある。
［従来の技術］
” 第２図は従来のマルチプロセッサシステムのブロッ
ク図である０図において、（１）は主プロセッサ、（２
）はコプロセッサであって、そのｗＡＩＴ線が主プロセ
ッサ（１）のＨＡ Ｌ Ｔ線と接続され。
ク図である０図において、（１）は主プロセッサ、（２
）はコプロセッサであって、そのｗＡＩＴ線が主プロセ
ッサ（１）のＨＡ Ｌ Ｔ線と接続され。
アドレスバスおよびデータバスを介して主プロセッサ（
１）と相互に接続されている。（３）は主記憶装置であ
って、主プロセッサ（１）およびコプロセッサ（２）と
アドレスバスおよびデータバスを介して相互に接続され
ている。
１）と相互に接続されている。（３）は主記憶装置であ
って、主プロセッサ（１）およびコプロセッサ（２）と
アドレスバスおよびデータバスを介して相互に接続され
ている。
次に、−従来のマルチプロセッサシステムの動作を説明
する。
する。
コプロセッサ（２）は主プロセッサ（１）と密接に結合
した形で動作する０両方のプロセッサは同じ命令やデー
タを監視して１例えば共用しているバス上にコプロセッ
サ（２）に関する命令が現れると、コプロセッサ（２）
がその命令を読み取るのである。また、主プロセッサ（
１）は必要に応じて命令の最初のオペランドのメモリア
ドレスを計算してアドレスバスに乗せる。コプロセッサ
（２）はこのメモリアドレスをラッチして命令のオペラ
ンドを読み出して処理する。コプロセッサ（２）はオペ
ランドのロードまたはストアに必要な場合だけバスの制
御を行う、コプロセッサ（２）が命令の処理中、コプロ
セッサ（２）はＨＡＬＴ信号で主プロセッサ（ｉ）を停
止させることや、主プロセッサ（１）に別の処理をさせ
ることも可能である。
した形で動作する０両方のプロセッサは同じ命令やデー
タを監視して１例えば共用しているバス上にコプロセッ
サ（２）に関する命令が現れると、コプロセッサ（２）
がその命令を読み取るのである。また、主プロセッサ（
１）は必要に応じて命令の最初のオペランドのメモリア
ドレスを計算してアドレスバスに乗せる。コプロセッサ
（２）はこのメモリアドレスをラッチして命令のオペラ
ンドを読み出して処理する。コプロセッサ（２）はオペ
ランドのロードまたはストアに必要な場合だけバスの制
御を行う、コプロセッサ（２）が命令の処理中、コプロ
セッサ（２）はＨＡＬＴ信号で主プロセッサ（ｉ）を停
止させることや、主プロセッサ（１）に別の処理をさせ
ることも可能である。
［発明が解決しようとする課題］
上記のような従来のマルチプロセッサシステムでは、コ
プロセッサの処理できる命令が固定しており、この固定
された命令の少ないプログラムにおいては高速処理が行
われないという問題点があった。
プロセッサの処理できる命令が固定しており、この固定
された命令の少ないプログラムにおいては高速処理が行
われないという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、各種ソフトウェアに応じた高速処理ができるマル
チプロセッサシステムを得ることを目的とする。
ので、各種ソフトウェアに応じた高速処理ができるマル
チプロセッサシステムを得ることを目的とする。
［課題を解決するための手段］
この発明に係るマルチプロセッサシステムは。
主プロセッサと、前記主プロセッサの補助的役割をする
コプロセッサと、前記主プロセッサおよびコプロセッサ
に共用される主記憶装置と、前記主プロセッサで処理さ
れる命令の内使用頻度の高い命令を裏イブラリとして持
つコプロセッサ用記憶装置とを備えたものである。
コプロセッサと、前記主プロセッサおよびコプロセッサ
に共用される主記憶装置と、前記主プロセッサで処理さ
れる命令の内使用頻度の高い命令を裏イブラリとして持
つコプロセッサ用記憶装置とを備えたものである。
［作用］
この発明においては、主プロセッサが各種命令をコンパ
イルする時、コプロセッサ用記憶装置のライブラリから
選択して前記コプロセッサにブートストラップする。
イルする時、コプロセッサ用記憶装置のライブラリから
選択して前記コプロセッサにブートストラップする。
［実施例］
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック図である０図において、（１）、
（３）は従来のものと同様である。（２Ａ）はコプロセ
ッサであって１例えばロジックセルアレイからなり、主
プロセッサ（１）および主記憶装置（３）との接続関係
は従来のものと同様である。
ステムを示すブロック図である０図において、（１）、
（３）は従来のものと同様である。（２Ａ）はコプロセ
ッサであって１例えばロジックセルアレイからなり、主
プロセッサ（１）および主記憶装置（３）との接続関係
は従来のものと同様である。
（４）はコプロセッサ用記憶装置であって、主プロセッ
サ（１）およびコプロセッサ（２Ａ）と接続されている
。
サ（１）およびコプロセッサ（２Ａ）と接続されている
。
・ 次に、この実施例の動作を説明する。
主プロセッサ（１）はプログラムのコンパイル時に、コ
プロセッサ用記憶装Ｔ！（４）のライブラリ中にあって
、このプログラム中での使用頻度が高い命令をコプロセ
ッサ（２Ａ）であるロジックセルアレイ（ＬＣＡ）にブ
ートストラップ可能な量だけ選び出す。
プロセッサ用記憶装Ｔ！（４）のライブラリ中にあって
、このプログラム中での使用頻度が高い命令をコプロセ
ッサ（２Ａ）であるロジックセルアレイ（ＬＣＡ）にブ
ートストラップ可能な量だけ選び出す。
次に、実際のプログラムを起動させ、前記ロジックセル
アレイ（ＬＣＡ）（２Ａ）に前記命令をブートストラッ
プする。
アレイ（ＬＣＡ）（２Ａ）に前記命令をブートストラッ
プする。
この後の動作は従来のマルチプロセッサシステムの動作
と同様である。
と同様である。
また、上記動作における実際のプログラムを起動させて
いる時点で並行して定期的にその時点あるいはその時点
までの命令の中で使用頻度の高い命令を選び出しながら
新たにコプロセッサ（２Ａ）内に可能な景だけブートス
トラップしても良い、すなわち、使用頻度の低い命令は
コプロセッサ（２Ａ）から自動的に除去されていき、こ
れによりプログラムのコンパイルを簡略化でき、データ
処理作業全体の時間を短縮できる。
いる時点で並行して定期的にその時点あるいはその時点
までの命令の中で使用頻度の高い命令を選び出しながら
新たにコプロセッサ（２Ａ）内に可能な景だけブートス
トラップしても良い、すなわち、使用頻度の低い命令は
コプロセッサ（２Ａ）から自動的に除去されていき、こ
れによりプログラムのコンパイルを簡略化でき、データ
処理作業全体の時間を短縮できる。
また、主プロセッサ（１）のプログラムのコンパイル時
のブートストラップ用命令の選出をなくし、実際にプロ
グラムを起動させながら前述のようにコプロセッサ（２
Ａ）へのブートストラップ用命令を全く新たに選出しな
がら処理を行い、ブートストラップ用命令の選出条件と
して既にブートストラップされている命令の使用頻度と
新たな命令の使用頻度とを比較させて予め定めておいた
基準を元にブートストラップ用命令を変更しても良く、
これによりデータ処理作業全体の時間をさらに短縮でき
、コプロセッサ（２Ａ）の記憶容量を有効に使用するこ
とができる。
のブートストラップ用命令の選出をなくし、実際にプロ
グラムを起動させながら前述のようにコプロセッサ（２
Ａ）へのブートストラップ用命令を全く新たに選出しな
がら処理を行い、ブートストラップ用命令の選出条件と
して既にブートストラップされている命令の使用頻度と
新たな命令の使用頻度とを比較させて予め定めておいた
基準を元にブートストラップ用命令を変更しても良く、
これによりデータ処理作業全体の時間をさらに短縮でき
、コプロセッサ（２Ａ）の記憶容量を有効に使用するこ
とができる。
［発明の効果］
この発明は以上説明したとおり、主プロセッサと、前記
主プロセッサの補助的役割をするコプロセッサと、前記
主プロセッサおよびコプロセッサに共用される主記憶装
置と、前記主プロセッサで処理される命令の内使用頻度
の高い命令をライブラリとして持つコプロセッサ用記憶
装置とを備えているので、各種ソフトウェアにおいて高
速処理が実現できる効果がある。
主プロセッサの補助的役割をするコプロセッサと、前記
主プロセッサおよびコプロセッサに共用される主記憶装
置と、前記主プロセッサで処理される命令の内使用頻度
の高い命令をライブラリとして持つコプロセッサ用記憶
装置とを備えているので、各種ソフトウェアにおいて高
速処理が実現できる効果がある。
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムのブロック図、第２図は従来のマルチプロセッサ
システムのブロック図である。 図において、（１）・・・主プロセッサ、（２Ａ）・・
・コプロセッサ、（３）・・・主記憶装Ｗ、（４）・・
・コプロセッサ用記憶装置である。 なお、各図中同一符号は同−又は相当部分を示第１図 乙
ステムのブロック図、第２図は従来のマルチプロセッサ
システムのブロック図である。 図において、（１）・・・主プロセッサ、（２Ａ）・・
・コプロセッサ、（３）・・・主記憶装Ｗ、（４）・・
・コプロセッサ用記憶装置である。 なお、各図中同一符号は同−又は相当部分を示第１図 乙
Claims (1)
- 主プロセッサと、前記主プロセッサの補助的役割をす
るコプロセッサと、前記主プロセッサおよびコプロセッ
サに共用される主記憶装置と、前記主プロセッサで処理
される命令の内使用頻度の高い命令をライブラリとして
持つコプロセッサ用記憶装置とを備え、前記主プロセッ
サが各種命令をコンパイルする時、前記コプロセッサ用
記憶装置のライブラリから選択して前記コプロセッサに
ブートストラップすることを特徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129588A JPH01197867A (ja) | 1988-02-02 | 1988-02-02 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129588A JPH01197867A (ja) | 1988-02-02 | 1988-02-02 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01197867A true JPH01197867A (ja) | 1989-08-09 |
Family
ID=12051154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129588A Pending JPH01197867A (ja) | 1988-02-02 | 1988-02-02 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01197867A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096153A (ja) * | 1973-12-21 | 1975-07-31 | ||
| JPS55112666A (en) * | 1979-02-21 | 1980-08-30 | Hitachi Ltd | Information processing system |
| JPS56129947A (en) * | 1980-03-17 | 1981-10-12 | Nec Corp | Microprogram controller |
| JPS6182243A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | オブジエクトプログラム生成方法 |
| JPS62274431A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 高水準言語記述プログラムにおける自動レジスタ固定方式 |
-
1988
- 1988-02-02 JP JP2129588A patent/JPH01197867A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096153A (ja) * | 1973-12-21 | 1975-07-31 | ||
| JPS55112666A (en) * | 1979-02-21 | 1980-08-30 | Hitachi Ltd | Information processing system |
| JPS56129947A (en) * | 1980-03-17 | 1981-10-12 | Nec Corp | Microprogram controller |
| JPS6182243A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | オブジエクトプログラム生成方法 |
| JPS62274431A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 高水準言語記述プログラムにおける自動レジスタ固定方式 |
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