JPS61260345A - マルチプロセサ間のバス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアドレス／データバスを共有する複数のマルチ
プロセサで構成されたデータ処理装置のバス制御方式に
関する。

（従来の技術） 従来、この種のデータ処理装置のそれぞれのプロセサは
非同期で動作し、任意の時点でアドレス／データバスに
情報を乗せていた。このため、１０セサの処理するデー
タ量によっては、一つのプロセサが長時間にわたってバ
スを専有することになっていた。また、プロセサにおけ
るバスの使用には優先順位がなく、システムに固定され
ていて優先順位を変更することは不可能であった。

（発明が解決しようとする問題点） 上述した従来のマルチプロセサのデータ処理装置では、
一つのプロセサがアドレス／データバスを長時間にわた
って専有するので、他のプロセサで一定時間内に終了し
なければならない処理が終了せず、オーバーランが発生
してしまうという欠点があった。

また、プロセサのパス使用に優先順位がないので、シス
テムを拡張しようとしても最初から設計をやり直さなけ
ればならないという欠点があった。

本発明の目的は、アドレス／データバスの状態　゛を監
視して各プロセサの性能を低下させずに動作を保障する
とともに、プロセサのバス使用の優先順位を変更できる
ようにして上記欠点を除去し、システムを変更できるよ
うに構成したマルチプロセサ間のバス制御方式を提供す
ることにある。

（問題点を解決するための手段） 本発明によるマルチプロセサ間のバス制御方式は、複数
のプロセサと、バスインターフェース回路と、メモリ回
路と、バス解析制御回路と、複数のプロセサインターフ
ェース回路とを具備し、複数のプロセサのそれぞれによ
ってアドレス／データバスの共有制御とプライオリティ
制御とを実行できるように構成したものである。

複数のプロセサは、データ処理装置においてアドレス／
データを共有するものである。

バスインターフェース回路は、アドレス／データバスの
情報を取出すためのものである。

メモリ回路は、複数のプロセサのそれぞれからの情報を
格納するためのものである。

バス解析制御回路は、複数のプロセサのそれぞれからの
情報を解析してメモリ回路に格納するように指示すると
ともに、複数のプロセサのそれぞれＫよるアドレス／デ
ータバスの使用を制御するためのものである。

複数のプロセサインターフェース回路は、複数のプロセ
サのそれぞれとバス解析制御回路との間を結ぶためのも
のである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるマルチプロセサ間のバス制御方
式を実現するデータ処理装置の一実施例を示すブロック
図である。第１図において、１はアドレス／データバス
、２〜６はそれぞれプロセサ回路、６〜９はそれぞれプ
ロセサインターフェース回路、１（ｌバスインターフェ
ース回路、１１はバス解析制御回路、１２はメモリ回路
である。

第１図において、プロセサ回路２〜６は、例えば−中央
処理プロセサ回路、回路制御用プロセサ回路、磁気ディ
スク制御プロセサ回路、あるいは入出力制御プロセサ回
路などのそれぞれ７ステム制御や入出力処理を司るプロ
セサ回路である。

アドレス／データバス１は、プロセサ回路２〜５から要
求されたアドレスやデータを任意の他のプロセサに転送
する。

バス解析制御回路１１は、プロセサ回路２〜５から送出
されるバスの専有要求を解析し、優先順位と合わせてチ
ェックしてバス専有許可指定を送出する。

バス解析回路１１とプロセサ回路２〜５との間の情報の
授受は、それぞれプロセサインターフェース回路６〜９
を介して行う。アドレス／データバス１とバス解析制御
回路１１との間の情報の授受はバスインターフェース回
路１０によって行う。

また、システムの立上げ時に各プロセサのパス使用の優
先順位情報はメモリ回路１２に格納する。

第２図は、マルチプロセサのバスの使用を制御するため
のバス解析制御回路１１の構成の一実施例を示すブロッ
ク図である。バス解析制御回路１１は）ゝス解析回路１
５と、バス制御回路１４とから成立つ。

第３図は、バス解析回路１３の動作を示すフローチャー
トであり、動作内容は次のとおりである。

すなわち、システムの立上げ時に最初に動作し始めてマ
スクとなるプロセサは、システム内の各プロセサの優先
順位をバス解析回路１３に通知する。

バス解析回路１５は、メモリ回路１２へ上記優先順位情
報を格納する。この後、各プロセサは任意の時点で必要
に応じてアドレス／データバス１の使用を要求する。各
プロセサからのバス使用要求を認識したならは、バス解
析回路１３はメモリ回路１２に格納された優先順位に従
ってフラグをセットする。

第４図は、バス制御回路１４の動作を示すフローチャー
トであり、動作内容は次のとおりである。

すなわち、バス制御回路１４はメモリ回路１２の内容を
確認し、フラグの立っているパス使用要求のうちの優先
順位の高いものを実行可としてプロセサに通知するとと
もに、バス使用の実行を可能化する。プロセサのバス使
用終了を検出したならば、バス使用要求の２ラグを落す
。

必要に応じて、以上の動作が繰返して実行される。

（発明の効果） 以上説明したように本発明は、アドレス／データバスの
状態を監視して各プロセサの性能を低下させずに動作を
保障するとともに、プロセサのバス使用の優先順位を変
更できるように構成することＫより、次のような複数の
効果がある。

第１に、各プロセサのプログラミングにおいてパスの専
有時間を考慮する必要がなくなシ、プログラムの作成が
容易になる。

１２に、システムにおいであるプロセサにバス使用を優
先したい要求が発生した時点で、変更や追加が可能とな
シ、システムの拡張が容易になる。

第８に：、ババス析制御回路がパスの使用状態を把握し
ており、パス使用状態情報を各プロセサ忙通知すること
Ｋより、使用されていない時間を有効に他の動作に４わ
すことができ、システム全体の性能を向上させることが
できる。

【図面の簡単な説明】

第１図は、本発明によるマルチプロセサ間パス制御方式
を実現するデータ処理装置の一実施例を示すブロック図
である。 第２図は、第１図におけるバス解析制御回路の詳細な実
施例を示すブロック図である。 第８図は、パス解析回路の動作を示すフローチャートで
ある。 第４図は、バス制御回路の動作を示すフローチャートで
ある。 １００．アドレス／データバス ２〜５ｅ−・プロセサ回路 ６〜９・・・プロセサインターフェース回路１０・ｅ・
バスインターフェース回路 １１・・・バス解析制御回路 １２・・・メモリ回路 １Ｂ・′・・パス解析回路 １４拳・・バス制御回路

Claims (1)

【特許請求の範囲】
1. データ処理装置においてアドレス／データを共有する複
   数のプロセサと、前記アドレス／データバスの情報を取
   出すためのバスインターフェース回路と、前記複数のプ
   ロセサのそれぞれからの情報を格納するためのメモリ回
   路と、前記複数のプロセサのそれぞれからの情報を解析
   して前記メモリ回路に格納するように指示するとともに
   前記複数のプロセサのそれぞれによる前記アドレス／デ
   ータバスの使用を制御するためのバス解析制御回路と、
   前記複数のプロセサのそれぞれと前記バス解析制御回路
   との間を結ぶための複数のプロセサインターフェース回
   路とを具備し、前記複数のプロセサのそれぞれによつて
   前記アドレス／データバスの共有制御とプライオリテイ
   制御とを実行できるように構成したことを特徴とするマ
   ルチプロセサ間のバス制御方式。