JPS60129872A - デ−タの分散処理装置 - Google Patents
デ−タの分散処理装置Info
- Publication number
- JPS60129872A JPS60129872A JP23778583A JP23778583A JPS60129872A JP S60129872 A JPS60129872 A JP S60129872A JP 23778583 A JP23778583 A JP 23778583A JP 23778583 A JP23778583 A JP 23778583A JP S60129872 A JPS60129872 A JP S60129872A
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- JP
- Japan
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- data
- service
- microprocessor
- chip
- bus
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は演算回路、制御プログラム記憶回路。
データ記憶回路及び入出力回路を１チツプ上に集積した
複数の１チツプマイクロプロセツサが上位マイクロプロ
セッサの管理下でデータ処理を行うデータの分散処理装
置に関するものである。
複数の１チツプマイクロプロセツサが上位マイクロプロ
セッサの管理下でデータ処理を行うデータの分散処理装
置に関するものである。
［発明の技術的背景とその問題点］
第１図は上位マイクロプロセッサと複数の１チツプマイ
クロプロセツサをバスレベルで接続した分散処理システ
ムの一般的な構成を示す。
クロプロセツサをバスレベルで接続した分散処理システ
ムの一般的な構成を示す。
第１図において上位マイクロプロセッサ１は複数の１チ
ツプマイクロプロセツサ２８〜２ｎをシステムバス３を
介して管理し、各１チツプマイクロプロセツサ２ａ〜２
ｎは上位マイクロプロセッサ１とは非同期でそれぞれの
プログラムに従って個々のデータ処理を実行する。
ツプマイクロプロセツサ２８〜２ｎをシステムバス３を
介して管理し、各１チツプマイクロプロセツサ２ａ〜２
ｎは上位マイクロプロセッサ１とは非同期でそれぞれの
プログラムに従って個々のデータ処理を実行する。
第２図に従来の１チツプマイクロプロセツサの内部構成
を示す。
を示す。
１チツプマイクロプロセツサは制御プログラム記憶回路
２２に記憶されたプログラムに従い入出力回路２４を介
してデータを入出力し、演算制御回路２１およびデータ
記憶回路２３によって演算処理を実行する。
２２に記憶されたプログラムに従い入出力回路２４を介
してデータを入出力し、演算制御回路２１およびデータ
記憶回路２３によって演算処理を実行する。
この場合１チツプマイクロプロセッサ上位をマイクロプ
ロセッサとバス結合するために入出力回路２４をアドレ
スバス３ａ、データバス３ｂ、サービス要求信号３Ｃお
よびバス狛可信号３ｄに接続する。
ロセッサとバス結合するために入出力回路２４をアドレ
スバス３ａ、データバス３ｂ、サービス要求信号３Ｃお
よびバス狛可信号３ｄに接続する。
１ヂツプマイクロブロレツサのデータ処理が完了すると
、次のサービスを上位マイクロプロセッサに要求するた
め内部プログラムによってサービス要求信号３Ｃを入出
力回路２４を介して上位マイクロプロセッサに送信し、
上位マイクロプロセッサはあらかじめ設定された優先順
位に従ってバスの専有権を決定してバス許可信号３ｄを
発生ずる。
、次のサービスを上位マイクロプロセッサに要求するた
め内部プログラムによってサービス要求信号３Ｃを入出
力回路２４を介して上位マイクロプロセッサに送信し、
上位マイクロプロセッサはあらかじめ設定された優先順
位に従ってバスの専有権を決定してバス許可信号３ｄを
発生ずる。
１チツブマイクロプロセツザはバス許可信号３ｄを内部
プログラムで監視し、バス許可信号を受信したら共通メ
モリ４に書込み読出しを指令してサービス処理を実行す
る。
プログラムで監視し、バス許可信号を受信したら共通メ
モリ４に書込み読出しを指令してサービス処理を実行す
る。
上述のように複数の１チツプマイクロプロセツサと共通
の上位マイクロプロセッサとで分散処理を実行する場合
、１チツプマイクロプロセツサ側の内部データ記憶部２
３は外部からアクセスできないのでザービス要求信号、
バス専有権の監視。
の上位マイクロプロセッサとで分散処理を実行する場合
、１チツプマイクロプロセツサ側の内部データ記憶部２
３は外部からアクセスできないのでザービス要求信号、
バス専有権の監視。
」（通メモリに対する書込み、読出しは全て内部プログ
ラムで実行しなくてはならず、従ってシステムが複雑で
高速応答が要求される分散処理システムには適用が困ｔ
ｌｌである。
ラムで実行しなくてはならず、従ってシステムが複雑で
高速応答が要求される分散処理システムには適用が困ｔ
ｌｌである。
「発明の目的］
本発明は複数の１チツプマイクロプロセツサが上位マイ
クロプロセッサの管理下で効率よくデータを分散処理で
きる能率的なデータの分散処理装置を提供することを目
的としている。
クロプロセッサの管理下で効率よくデータを分散処理で
きる能率的なデータの分散処理装置を提供することを目
的としている。
［発明の概要コ
本発明は複数の１チツプマイクロプロセツサを」二位プ
ロセッサにバスレベルで接続し、−上位プロセッサの管
理に従って各１チツプマイクロプロセツサが個々にデー
タ処理を行うデータの分散処理装置において、各１チツ
プマイクロプロセツサのメモリへのアクセスを各１チツ
プマイクロプロセッサ内部からと上位プロセッサからと
に切替えるアドレス選択回路を各１チツプマイクロブロ
レツサに設りると共に、各１チツプマイクロプロセツ４
）から上位プロセッサへのサービス要求に優先順位をつ
ける優先順位決定回路および上位プロセッサと各１チツ
プマイクロプロセツサに共用の共通メモリを設け、これ
によってデータの分散処理が高速かつ能率的に行えるよ
うにしたものである。
ロセッサにバスレベルで接続し、−上位プロセッサの管
理に従って各１チツプマイクロプロセツサが個々にデー
タ処理を行うデータの分散処理装置において、各１チツ
プマイクロプロセツサのメモリへのアクセスを各１チツ
プマイクロプロセッサ内部からと上位プロセッサからと
に切替えるアドレス選択回路を各１チツプマイクロブロ
レツサに設りると共に、各１チツプマイクロプロセツ４
）から上位プロセッサへのサービス要求に優先順位をつ
ける優先順位決定回路および上位プロセッサと各１チツ
プマイクロプロセツサに共用の共通メモリを設け、これ
によってデータの分散処理が高速かつ能率的に行えるよ
うにしたものである。
［発明の実゛施例］
本発明の一実施例を第３図に示す。
第３図において複数の１チツプマイクロプロセツ１ノ２
８〜２ｎは上位マイクロプロセッサ１の管理下で分散処
理を行う。
８〜２ｎは上位マイクロプロセッサ１の管理下で分散処
理を行う。
複数の１チツプマイクロプロ［ツ１す２ａ〜２０カ目ら
サービス要求は優先順位決定回路５によって優先順位が
決定される。
サービス要求は優先順位決定回路５によって優先順位が
決定される。
４は上位マイクロプロセッサと１チツプマイクロプロセ
ツ４）との共通データを記憶するメモリであり、両方か
ら読出し書込みが可能である。
ツ４）との共通データを記憶するメモリであり、両方か
ら読出し書込みが可能である。
第４図は本発明に用いられる１チツプマイクロプロセツ
ザの内部構成を示すブロック図である。
ザの内部構成を示すブロック図である。
第４図にＪ３いて２２は１チツプマイクロプロセツサの
処理プログラムが記憶される制御プログラム記憶回路で
ある。
処理プログラムが記憶される制御プログラム記憶回路で
ある。
また２４ａ〜２４ｃは入出力回路であり、２４ａはアド
レスバス３ａを入力する入力回路として、２４ｂはデー
タバス３ｂと内部データバスを接続する入出力回路とし
て動作する。２１は制御プログラム記憶回路２２内のプ
ログラムにより演算処理を実行でる演算制御回路である
。
レスバス３ａを入力する入力回路として、２４ｂはデー
タバス３ｂと内部データバスを接続する入出力回路とし
て動作する。２１は制御プログラム記憶回路２２内のプ
ログラムにより演算処理を実行でる演算制御回路である
。
４１はアドレス選択回路であり、通常は内部アドレスに
よってデータ記憶回路２３がアクセスされ、サービスを
要求するとサービス要求信号６によってアドレス選択回
路４１が切替えられ外部からの７ドレスバス３ａによっ
てデータ記憶回路２３がノックレスされる。
よってデータ記憶回路２３がアクセスされ、サービスを
要求するとサービス要求信号６によってアドレス選択回
路４１が切替えられ外部からの７ドレスバス３ａによっ
てデータ記憶回路２３がノックレスされる。
制御回路２５はプログラムによりサービス要求をしたと
きサービス要求信号６を出力し、サービスが完了すると
ザービス完了信号７が入力されて制御プログラムにより
サービス完了処理を実行する。
きサービス要求信号６を出力し、サービスが完了すると
ザービス完了信号７が入力されて制御プログラムにより
サービス完了処理を実行する。
第５図は上位マイクロプロセッサの制御プログラム溝道
を示す。
を示す。
管理プグラム部５０は共通メモリ部４のみアクセス可能
であり、１チツプマイクロプロセツサとのデータの管理
処理を実行する。
であり、１チツプマイクロプロセツサとのデータの管理
処理を実行する。
サービスプログラム部５１〜５３は１チツプマイクロプ
ロはツサからのサービス要求に応じてサービスを実行す
る。
ロはツサからのサービス要求に応じてサービスを実行す
る。
通常は管理プログラム５０で共通メモリ部４のデータを
用いてデータ処理を実行する。
用いてデータ処理を実行する。
１ヂツブマイクロプロセツザよりサービス要求が発生す
ると、これに対応するサービスプログラム５１〜５３を
実行し、共通メモリ部４のデータと１チツプマイクロプ
ロセツザ内のデータ記憶回路２ａ〜２０との間でデータ
転送を実行づる。
ると、これに対応するサービスプログラム５１〜５３を
実行し、共通メモリ部４のデータと１チツプマイクロプ
ロセツザ内のデータ記憶回路２ａ〜２０との間でデータ
転送を実行づる。
上記の構成において上位マイクロプロセッサ１は通常は
第５図に示す制御プログラムの管理プログラム部５Ｏに
よりアドレスバス３ａ、データバス３１１、読出し書込
み信号のコマンドバス３ｅにより共通メモリ部４のデー
タでデータ処理を実行している。
第５図に示す制御プログラムの管理プログラム部５Ｏに
よりアドレスバス３ａ、データバス３１１、読出し書込
み信号のコマンドバス３ｅにより共通メモリ部４のデー
タでデータ処理を実行している。
１チツプマイクロプロセツサ内のデータ処理を実行して
、上位マイクロプロセッサにサービスを要求する場合は
サービス要求信号６ａ〜６ｏを出力し、サービス優先順
位決定回路５で最優先要求レベルを決定し、上位マイク
ロプロセッサに対してサービス要求レベル信号８ａを出
力する。
、上位マイクロプロセッサにサービスを要求する場合は
サービス要求信号６ａ〜６ｏを出力し、サービス優先順
位決定回路５で最優先要求レベルを決定し、上位マイク
ロプロセッサに対してサービス要求レベル信号８ａを出
力する。
上位マイクロプロセッサはこのサービス要求レベル信号
８ａを受け、このレベルに対応したサービスプログラム
５１〜５３を実行する。
８ａを受け、このレベルに対応したサービスプログラム
５１〜５３を実行する。
このサービスプログラムの実行は第５図に示すように各
１ノービスレベルに対応した制御プログラムの実行開始
アドレスが決っており、このサービスプログラムにより
共通メモリ４とサービス要求した１チツプマイクロプロ
セツサの間でデータ転送が実行される。
１ノービスレベルに対応した制御プログラムの実行開始
アドレスが決っており、このサービスプログラムにより
共通メモリ４とサービス要求した１チツプマイクロプロ
セツサの間でデータ転送が実行される。
データ転送が完了するとサービス完了信号８ｂが上位マ
イクロプロセッサより優先順位決定回路５に送られ、優
先順位決定回路５はサービス要求している１チツプマイ
クロプロセツサに対してサービス完了信号７８〜７ｎを
出力し、これを受Ｇプた１チツプマイクロプロセツサは
、サービスを受Ｇノだデータを用いて内部制御プログラ
ムにＪ、リデータ処理を実行する。
イクロプロセッサより優先順位決定回路５に送られ、優
先順位決定回路５はサービス要求している１チツプマイ
クロプロセツサに対してサービス完了信号７８〜７ｎを
出力し、これを受Ｇプた１チツプマイクロプロセツサは
、サービスを受Ｇノだデータを用いて内部制御プログラ
ムにＪ、リデータ処理を実行する。
［発明の効果］
以上説明したように本発明によれば、複数の１チツプマ
イクロプロセツサと、これを管理する上位マイクロプロ
セッサどをバスレベルで結合し、１チツプマイクロプロ
セツサのデータ記憶回路に内部と外部の両方からアクセ
スできるアドレス選択回路を設けて上位マイクロプロセ
ッサから直接アクセス可能とすると共に複数の１チツプ
マイクロプロセツサからの同時サービス要求に対して優
先順位を決める優先順位決定回路を設シブているので、
上位マイクロプロセッサと複数の１チツプマイクロプロ
セツザの間で高速にデータを転送して能率的にデータの
分散処理を行うことができる。
イクロプロセツサと、これを管理する上位マイクロプロ
セッサどをバスレベルで結合し、１チツプマイクロプロ
セツサのデータ記憶回路に内部と外部の両方からアクセ
スできるアドレス選択回路を設けて上位マイクロプロセ
ッサから直接アクセス可能とすると共に複数の１チツプ
マイクロプロセツサからの同時サービス要求に対して優
先順位を決める優先順位決定回路を設シブているので、
上位マイクロプロセッサと複数の１チツプマイクロプロ
セツザの間で高速にデータを転送して能率的にデータの
分散処理を行うことができる。
第１図は従来の分散処理システムの一例を示す構成図、
第２図は従来の１チツプマイクロプロセツザの一例を示
１′構成図、第３図は本発明の一実施例を示す構成図、
第４図は本発明に用いられる１チツプマイクロプロセツ
サの一例を示す構成図、第５図は本発明における上位マ
イクロプロセッサの制御プログラムの一例を示す構成図
である。 １・・・上位マイクロプロセッサ ２ａ〜２０・・・１チツプマイクロプロセツザ３ａ・・
・アドレスバス ３ｂ・・・データバス ３Ｃ・・・サービス要求信号 ３ｄ・・・バス許可信号 ３ｅ・・・コマンド信号 ４・・・共通メモリ ５・・・優先順位決定回路 ６８〜６ ｎ・・・サービス要求信号 ７８〜７ｂ・・・サービス完了信号 ８ａ・・・ザーどスレベル信号 ８ｂ・・・サービス完了信号 ２１・・・演算制御回路 ２２・・・制御プログラム記憶回路 ２３・・・データ記憶回路 ２４ａ・・・アドレス人方向路 ２４ｂ・・・データ入出力回路 ２５・・・制御回路 ４１・・・アドレス選択回路 代理人ヅｒ理土貝り 近 憲 佑（１Ｊか１名）第１図 第 ２ 図 第３図 １ 第 ４ 図 ｔ７ 第 ５ 図
第２図は従来の１チツプマイクロプロセツザの一例を示
１′構成図、第３図は本発明の一実施例を示す構成図、
第４図は本発明に用いられる１チツプマイクロプロセツ
サの一例を示す構成図、第５図は本発明における上位マ
イクロプロセッサの制御プログラムの一例を示す構成図
である。 １・・・上位マイクロプロセッサ ２ａ〜２０・・・１チツプマイクロプロセツザ３ａ・・
・アドレスバス ３ｂ・・・データバス ３Ｃ・・・サービス要求信号 ３ｄ・・・バス許可信号 ３ｅ・・・コマンド信号 ４・・・共通メモリ ５・・・優先順位決定回路 ６８〜６ ｎ・・・サービス要求信号 ７８〜７ｂ・・・サービス完了信号 ８ａ・・・ザーどスレベル信号 ８ｂ・・・サービス完了信号 ２１・・・演算制御回路 ２２・・・制御プログラム記憶回路 ２３・・・データ記憶回路 ２４ａ・・・アドレス人方向路 ２４ｂ・・・データ入出力回路 ２５・・・制御回路 ４１・・・アドレス選択回路 代理人ヅｒ理土貝り 近 憲 佑（１Ｊか１名）第１図 第 ２ 図 第３図 １ 第 ４ 図 ｔ７ 第 ５ 図
Claims (1)
- 複数の１チツプマイクロプロセツサを上位プロセッサに
バスレベルで接続し、上位プロセッサの管理に従って各
１チツプマイクロプロセツサが個々にデータ処理を行う
データの分散処理装置において、各１チツプマイクロプ
ロセツサのメモリへのアクセスを各１チツプマイクロプ
ロセッサ内部からと上位プロセッサからとに切替えるア
ドレス選択回路を各１チツプマイクロプロセツサに設け
ると共に、各１チツプマイクロプロセツサから上位プロ
セッサへのサービス要求に優先順位をつける優先順位決
定回路および上位プロセッサと各１チツプマイクロプロ
セツサに共用の共通メモリを設けたことを特徴とするデ
ータの分散処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23778583A JPS60129872A (ja) | 1983-12-19 | 1983-12-19 | デ−タの分散処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23778583A JPS60129872A (ja) | 1983-12-19 | 1983-12-19 | デ−タの分散処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129872A true JPS60129872A (ja) | 1985-07-11 |
Family
ID=17020394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23778583A Pending JPS60129872A (ja) | 1983-12-19 | 1983-12-19 | デ−タの分散処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5131085A (en) * | 1989-12-04 | 1992-07-14 | International Business Machines Corporation | High performance shared main storage interface |
-
1983
- 1983-12-19 JP JP23778583A patent/JPS60129872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5131085A (en) * | 1989-12-04 | 1992-07-14 | International Business Machines Corporation | High performance shared main storage interface |
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