JPS622343B2 - - Google Patents
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- JPS622343B2 JPS622343B2 JP55105505A JP10550580A JPS622343B2 JP S622343 B2 JPS622343 B2 JP S622343B2 JP 55105505 A JP55105505 A JP 55105505A JP 10550580 A JP10550580 A JP 10550580A JP S622343 B2 JPS622343 B2 JP S622343B2
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- JP
- Japan
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- memory
- access
- access control
- control means
- data
- Prior art date
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- Expired
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- 238000012544 monitoring process Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はメモリアクセス制御方式に関し、特に
主メモリと中間バツフアメモリのように、中間バ
ツフアメモリに必要とするデータが存在しない場
合に主メモリへのアクセスを行なうアクセス制御
装置を備え、中間バツフアメモリにアクセスすべ
きデータが存在せず、かつ主メモリへのアクセス
を行なう上記アクセス制御装置が使用されている
ときに、中間バツフアメモリへのアクセスが無効
にされ前記アクセス制御装置が空くまで中間バツ
フアメモリへの入力状態が循環的に待機状態にお
かれるようにされ、実質的なアクセス制御は行な
われないようにしたメモリアクセス制御方式に関
するものである。
主メモリと中間バツフアメモリのように、中間バ
ツフアメモリに必要とするデータが存在しない場
合に主メモリへのアクセスを行なうアクセス制御
装置を備え、中間バツフアメモリにアクセスすべ
きデータが存在せず、かつ主メモリへのアクセス
を行なう上記アクセス制御装置が使用されている
ときに、中間バツフアメモリへのアクセスが無効
にされ前記アクセス制御装置が空くまで中間バツ
フアメモリへの入力状態が循環的に待機状態にお
かれるようにされ、実質的なアクセス制御は行な
われないようにしたメモリアクセス制御方式に関
するものである。
主メモリと主メモリにセツトされたデータの一
部を保持する高速の中間バツフアメモリを設け、
中間バツフアメモリへのアクセスが行なわれた際
に要求されたオペランドがそこにない場合には、
この中間バツフアメモリから１つまたは複数のア
クセス制御装置により主メモリに対してそのオペ
ランドを要求するようにしたシステムは周知であ
る。
部を保持する高速の中間バツフアメモリを設け、
中間バツフアメモリへのアクセスが行なわれた際
に要求されたオペランドがそこにない場合には、
この中間バツフアメモリから１つまたは複数のア
クセス制御装置により主メモリに対してそのオペ
ランドを要求するようにしたシステムは周知であ
る。
しかしながら、従来のこの種のシステムにおい
ては主メモリに対するアクセス制御装置がすべて
使用中である場合には、主メモリへの新たなアク
セスが行なえないのみならず、中間バツフアメモ
リに対してのアクセス準備さえできていないの
で、前記アクセス制御装置が空いた場合に直ちに
主メモリへのアクセスが行なえず、アクセス時間
の大なる損失があつた。
ては主メモリに対するアクセス制御装置がすべて
使用中である場合には、主メモリへの新たなアク
セスが行なえないのみならず、中間バツフアメモ
リに対してのアクセス準備さえできていないの
で、前記アクセス制御装置が空いた場合に直ちに
主メモリへのアクセスが行なえず、アクセス時間
の大なる損失があつた。
本発明は、上記のような問題を解決するため
に、アクセス情報を受ける記憶装置の入力側に入
力状態および制御装置の状態を監視するカウンタ
を設け、該カウンタを循環的に作動させながら入
力アクセス情報を受けつけると共に、複数のアク
セス制御装置が全て使用されている場合には前記
カウンタの特定段へアクセス無効信号を送るよう
にして、主メモリへの実質的なアクセスは行なわ
ず、単に中間バツフアメモリの入力部分において
の循環的なアクセス準備状態にとどめるようにし
て、主メモリへのアクセスのために中間バツフア
メモリのアクセスが中断されることがないように
したメモリアクセス制御方式を提供することを目
的とするものである。そしてこのために本発明に
おけるメモリアクセス制御方式では、第１メモリ
と第１メモリのデータを一部保持する第２メモリ
と該第２メモリに保持されたデータを索引する索
引手段を有し、第２メモリにセツトされたデータ
の索引結果にもとづき第１メモリを第１メモリ制
御手段を介してアクセスするメモリアクセス制御
方式において、第２メモリアクセス手段であつて
少なくとも第２メモリ内に要求データが保持され
ているかどうかを索引するステージと前記ステー
ジとは別の第１メモリへのアクセスが出せるか否
かを検出するステージを含む複数の制御ステージ
により構成されるものと、上記第１メモリ制御手
段の動作状態を監視するアクセスコントロール手
段を設け、上記第２メモリに対するアクセス要求
を上記第２メモリアクセス制御手段にて受理する
とともに、第２メモリにアクセス先のデータが保
持されてなくかつ上記アクセスコントロール手段
から上記第１メモリ制御手段が先行アクセス中で
あることを上記第２メモリアクセス制御手段が受
けたとき、そのアクセス要求信号にもとづく処理
を無効化するようにしたことを特徴とする。
に、アクセス情報を受ける記憶装置の入力側に入
力状態および制御装置の状態を監視するカウンタ
を設け、該カウンタを循環的に作動させながら入
力アクセス情報を受けつけると共に、複数のアク
セス制御装置が全て使用されている場合には前記
カウンタの特定段へアクセス無効信号を送るよう
にして、主メモリへの実質的なアクセスは行なわ
ず、単に中間バツフアメモリの入力部分において
の循環的なアクセス準備状態にとどめるようにし
て、主メモリへのアクセスのために中間バツフア
メモリのアクセスが中断されることがないように
したメモリアクセス制御方式を提供することを目
的とするものである。そしてこのために本発明に
おけるメモリアクセス制御方式では、第１メモリ
と第１メモリのデータを一部保持する第２メモリ
と該第２メモリに保持されたデータを索引する索
引手段を有し、第２メモリにセツトされたデータ
の索引結果にもとづき第１メモリを第１メモリ制
御手段を介してアクセスするメモリアクセス制御
方式において、第２メモリアクセス手段であつて
少なくとも第２メモリ内に要求データが保持され
ているかどうかを索引するステージと前記ステー
ジとは別の第１メモリへのアクセスが出せるか否
かを検出するステージを含む複数の制御ステージ
により構成されるものと、上記第１メモリ制御手
段の動作状態を監視するアクセスコントロール手
段を設け、上記第２メモリに対するアクセス要求
を上記第２メモリアクセス制御手段にて受理する
とともに、第２メモリにアクセス先のデータが保
持されてなくかつ上記アクセスコントロール手段
から上記第１メモリ制御手段が先行アクセス中で
あることを上記第２メモリアクセス制御手段が受
けたとき、そのアクセス要求信号にもとづく処理
を無効化するようにしたことを特徴とする。
次に本発明による実施例を第１図および第２図
を参照して説明する。
を参照して説明する。
第１図は本発明の一実施例構成を示し、第２図
はその動作説明図を示す。
はその動作説明図を示す。
図中、１は中間バツフアメモリ、２は主メモリ
であつて、中間バツフアメモリ１に目的のオペラ
ンドがない場合に主メモリにアクセスするもので
あり、３は主メモリ２に対する第１アクセス制御
装置、４は主メモリ２に対する第２アクセス制御
装置、５は上記第１および第２アクセス制御装置
の作動状態を監視制御しているアクセス状態監視
部、６は中間バツフアメモリ１に対するバツフ
ア・アクセス制御部であつてパイプライン構造の
制御ステージT1乃至T7により構成される。
であつて、中間バツフアメモリ１に目的のオペラ
ンドがない場合に主メモリにアクセスするもので
あり、３は主メモリ２に対する第１アクセス制御
装置、４は主メモリ２に対する第２アクセス制御
装置、５は上記第１および第２アクセス制御装置
の作動状態を監視制御しているアクセス状態監視
部、６は中間バツフアメモリ１に対するバツフ
ア・アクセス制御部であつてパイプライン構造の
制御ステージT1乃至T7により構成される。
中間バツフアメモリ１に対するアクセス要求信
号はバツフア・アクセス制御部６に印加される。
このアクセス要求信号が印加されたとき、バツフ
ア・アクセス制御部６の制御ステージT1におい
て中間バツフアメモリ１に対して管理テーブル１
−０に対する制御信号が伝達される。この管理テ
ーブル１−０には中間バツフアメモリ１にセツト
されているデータの主メモリにおけるアクセス情
報や、データの書替の有無を表示する情報等がセ
ツトされており、そのアクセス情報を読出すこと
によりアクセス要求先のオペランドが中間バツフ
アメモリ１にセツトされているか否かが判別でき
るものである。そしてアクセス要求信号にもとづ
く処理が、制御ステージT1からT2を経由してT3
に進行したときに、管理テーブル１−０に対する
索引結果が得られ、中間バツフアメモリ１にアク
セス要求先のオペランドがセツトされているか否
かがわかり、セツトされていなければ主メモリ２
に対する読出制御が行なわれるものである。
号はバツフア・アクセス制御部６に印加される。
このアクセス要求信号が印加されたとき、バツフ
ア・アクセス制御部６の制御ステージT1におい
て中間バツフアメモリ１に対して管理テーブル１
−０に対する制御信号が伝達される。この管理テ
ーブル１−０には中間バツフアメモリ１にセツト
されているデータの主メモリにおけるアクセス情
報や、データの書替の有無を表示する情報等がセ
ツトされており、そのアクセス情報を読出すこと
によりアクセス要求先のオペランドが中間バツフ
アメモリ１にセツトされているか否かが判別でき
るものである。そしてアクセス要求信号にもとづ
く処理が、制御ステージT1からT2を経由してT3
に進行したときに、管理テーブル１−０に対する
索引結果が得られ、中間バツフアメモリ１にアク
セス要求先のオペランドがセツトされているか否
かがわかり、セツトされていなければ主メモリ２
に対する読出制御が行なわれるものである。
いま、例えば第１中央処理装置CPU１から中
間バツフアメモリ１に対してアクセス要求RQ1が
レジスタR1にセツトされバツフア・アクセス制
御部６にこれが印加される。これにより制御ステ
ージT1にて管理テーブル１−０に対する索引制
御が行なわれ、この結果が制御ステージT3で判
明される。このとき中間バツフアメモリ１にアク
セス要求先のオペランドがセツトされていなけれ
ば、この制御ステージT3で、アクセス状態監視
部５に対しアクセス要求信号が印加される。そし
てこれにもとづきアクセス状態監視部５は第１ア
クセス制御装置３により主メモリ２に対してアク
セスを行なう。このようにして第１中央処理装置
CPU１からのアクセス要求RQ1が処理されている
ときに、例えば第２中央処理装置CPU２からア
クセス要求RQ2がバツフア・アクセス制御部６に
対して行なわれたとき、その制御ステージT1で
管理テーブル１−０に対する索引制御が行なわれ
る。そして制御ステージT3で中間バツフアメモ
リ１にアクセス要求先のオペランドがセツトされ
ていないことが判明すれば、アクセス状態監視部
５に対するアクセス要求信号が印加される。そし
てこれによりアクセス状態監視部５は第２アクセ
ス制御装置４により主メモリ２に対するアクセス
を行なう。
間バツフアメモリ１に対してアクセス要求RQ1が
レジスタR1にセツトされバツフア・アクセス制
御部６にこれが印加される。これにより制御ステ
ージT1にて管理テーブル１−０に対する索引制
御が行なわれ、この結果が制御ステージT3で判
明される。このとき中間バツフアメモリ１にアク
セス要求先のオペランドがセツトされていなけれ
ば、この制御ステージT3で、アクセス状態監視
部５に対しアクセス要求信号が印加される。そし
てこれにもとづきアクセス状態監視部５は第１ア
クセス制御装置３により主メモリ２に対してアク
セスを行なう。このようにして第１中央処理装置
CPU１からのアクセス要求RQ1が処理されている
ときに、例えば第２中央処理装置CPU２からア
クセス要求RQ2がバツフア・アクセス制御部６に
対して行なわれたとき、その制御ステージT1で
管理テーブル１−０に対する索引制御が行なわれ
る。そして制御ステージT3で中間バツフアメモ
リ１にアクセス要求先のオペランドがセツトされ
ていないことが判明すれば、アクセス状態監視部
５に対するアクセス要求信号が印加される。そし
てこれによりアクセス状態監視部５は第２アクセ
ス制御装置４により主メモリ２に対するアクセス
を行なう。
それから第３中央処理装置CPU３からのアク
セス要求RQ3がバツフア・アクセス制御部６に対
して行なわれ、同様にして管理テーブル１−０を
索引の結果、アクセス要求先のオペランドが中間
バツフアメモリ１にセツトされていないことが判
明すれば、アクセス状態監視部５に対しアクセス
要求を行なう。しかしながら、このとき第１アク
セス制御装置３および第２アクセス制御装置４は
先行のアクセス要求RQ1およびRQ2によりアクセ
ス実行中のために、アクセス状態監視部５はバツ
フア・アクセス制御部６に対してビージ信号を送
出する。バツフア・アクセス制御部６はステージ
T4にてこのビージ信号を受けたとき、このアク
セス要求RQ3に関する処理を無効化する。しかし
ながら第３中央処理装置CPU３は、このアクセ
ス要求RQ3をレジスタR3で保持しているので、バ
ツフア・アクセス制御部６に再びこのアクセス要
求RQ3を印加する。そして制御ステージT3におい
てアクセス状態監視部５に対し再びアクセス要求
を行なう。このとき、第１アクセス制御装置３ま
たは第２アクセス制御装置４のいずれか一方が空
いていれば、このアクセス要求が実行されること
になるが、いずれも使用中の場合には、再び制御
ステージT4でビージ信号が返送されることにな
る。しかしながら、この場合でも第３中央処理装
置CPU３からのアクセス要求はバツフア・アク
セス制御部６に入力されることになる。このよう
にしてバツフア・アクセス制御部６に入力される
アクセス要求信号は制御ステージT1乃至T3を順
次巡環することになり、第１アクセス制御装置３
または第２アクセス制御装置４のいずれか一方が
空けば、直ちに次のアクセス要求を実行すること
になる。勿論アクセス要求先のオペランドが中間
バツフアメモリ１にセツトされている場合には、
これを使用して通常の如くデータ処理が行なわれ
ることになる。
セス要求RQ3がバツフア・アクセス制御部６に対
して行なわれ、同様にして管理テーブル１−０を
索引の結果、アクセス要求先のオペランドが中間
バツフアメモリ１にセツトされていないことが判
明すれば、アクセス状態監視部５に対しアクセス
要求を行なう。しかしながら、このとき第１アク
セス制御装置３および第２アクセス制御装置４は
先行のアクセス要求RQ1およびRQ2によりアクセ
ス実行中のために、アクセス状態監視部５はバツ
フア・アクセス制御部６に対してビージ信号を送
出する。バツフア・アクセス制御部６はステージ
T4にてこのビージ信号を受けたとき、このアク
セス要求RQ3に関する処理を無効化する。しかし
ながら第３中央処理装置CPU３は、このアクセ
ス要求RQ3をレジスタR3で保持しているので、バ
ツフア・アクセス制御部６に再びこのアクセス要
求RQ3を印加する。そして制御ステージT3におい
てアクセス状態監視部５に対し再びアクセス要求
を行なう。このとき、第１アクセス制御装置３ま
たは第２アクセス制御装置４のいずれか一方が空
いていれば、このアクセス要求が実行されること
になるが、いずれも使用中の場合には、再び制御
ステージT4でビージ信号が返送されることにな
る。しかしながら、この場合でも第３中央処理装
置CPU３からのアクセス要求はバツフア・アク
セス制御部６に入力されることになる。このよう
にしてバツフア・アクセス制御部６に入力される
アクセス要求信号は制御ステージT1乃至T3を順
次巡環することになり、第１アクセス制御装置３
または第２アクセス制御装置４のいずれか一方が
空けば、直ちに次のアクセス要求を実行すること
になる。勿論アクセス要求先のオペランドが中間
バツフアメモリ１にセツトされている場合には、
これを使用して通常の如くデータ処理が行なわれ
ることになる。
以上述べたように、本発明においては、中間バ
ツフアメモリに目的のオペランドがない場合にお
ける主メモリへのアクセスの際に、この主メモリ
へのアクセス制御装置が使用中であるとき、主メ
モリへのアクセス要求が単に中間バツフアメモリ
のアクセス側に待機状態となつているので無駄な
アクセス時間が排除でき、有効な能率のよいアク
セスが行ない得る。
ツフアメモリに目的のオペランドがない場合にお
ける主メモリへのアクセスの際に、この主メモリ
へのアクセス制御装置が使用中であるとき、主メ
モリへのアクセス要求が単に中間バツフアメモリ
のアクセス側に待機状態となつているので無駄な
アクセス時間が排除でき、有効な能率のよいアク
セスが行ない得る。
なお、上記の実施例においては、アクセス制御
装置は２つの場合について述べたが、装置が過度
に複雑にならない程度内で、３つまたは４つに増
大した場合も、同じ原理で機能を拡大できること
は明らかである。
装置は２つの場合について述べたが、装置が過度
に複雑にならない程度内で、３つまたは４つに増
大した場合も、同じ原理で機能を拡大できること
は明らかである。
第１図は本発明のメモリアクセス制御方式を実
施する一実施例構成を示し、第２図はその動作説
明図である。 図中、１は中間バツフアメモリ、２は主メモ
リ、３は第１アクセス制御装置、４は第２アクセ
ス制御装置、５はアクセス状態監視部、６はバツ
フア・アクセス制御部、R1乃至R3はそれぞれ第
１中央処理装置CPU１乃至第３中央処理装置
CPU３におけるレジスタであり、アクセス要求
がセツトされるものをそれぞれ示す。
施する一実施例構成を示し、第２図はその動作説
明図である。 図中、１は中間バツフアメモリ、２は主メモ
リ、３は第１アクセス制御装置、４は第２アクセ
ス制御装置、５はアクセス状態監視部、６はバツ
フア・アクセス制御部、R1乃至R3はそれぞれ第
１中央処理装置CPU１乃至第３中央処理装置
CPU３におけるレジスタであり、アクセス要求
がセツトされるものをそれぞれ示す。
Claims (1)
- １ 第１メモリと第１メモリのデータを一部保持
する第２メモリと該第２メモリに保持されたデー
タを索引する索引手段を有し、第２メモリにセツ
トされたデータの索引結果にもとづき第１メモリ
を第１メモリ制御手段を介してアクセスするメモ
リアクセス制御方式において、第２メモリアクセ
ス手段であつて少なくとも第２メモリ内に要求デ
ータが保持されているかどうかを索引するステー
ジと前記ステージとは別の第１メモリへのアクセ
スが出せるか否かを検出するステージを含む複数
の制御ステージにより構成されるものと、上記第
１メモリ制御手段の動作状態を監視するアクセス
コントロール手段を設け、上記第２メモリに対す
るアクセス要求を上記第２メモリアクセス制御手
段にて受理するとともに、第２メモリにアクセス
先のデータが保持されてなくかつ上記アクセスコ
ントロール手段から上記第１メモリ制御手段が先
行アクセス中であることを上記第２メモリアクセ
ス制御手段が受けたとき、そのアクセス要求信号
にもとづく処理を無効化するようにしたことを特
徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550580A JPS5733473A (en) | 1980-07-31 | 1980-07-31 | Memory access control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550580A JPS5733473A (en) | 1980-07-31 | 1980-07-31 | Memory access control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5733473A JPS5733473A (en) | 1982-02-23 |
| JPS622343B2 true JPS622343B2 (ja) | 1987-01-19 |
Family
ID=14409451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10550580A Granted JPS5733473A (en) | 1980-07-31 | 1980-07-31 | Memory access control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5733473A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730168A (en) * | 1980-07-29 | 1982-02-18 | Nec Corp | Cash memory access system |
-
1980
- 1980-07-31 JP JP10550580A patent/JPS5733473A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730168A (en) * | 1980-07-29 | 1982-02-18 | Nec Corp | Cash memory access system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5733473A (en) | 1982-02-23 |
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