JPH054711B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、複数の処理装置を用いた分散処理シ
ステムに係り、特に、多数のプロセツサによつて
共有されるメモリを有するマルチコンピユータシ
ステムに関する。 〔従来の技術〕 計算機制御の分野では、制御対象とするプロセ
ス毎に計算機（処理装置）を割り当て、これらを
積み重ねることによつて、大規模なシステムを効
率良く制御する分散処理システムが主流となりつ
つある。多数のプロセツサによつて構成される分
散処理システムでは、プロセツサ単体の処理能力
だけでなく、プロセツサ間の通信、同期が重要な
要素となる。プロセツサ間の通信、同期の手段と
しては、計算機システム全体の情報を記憶する共
有メモリを設け、全てのプロセツサから、参照可
能とする共有メモリ方式が知られている。共有メ
モリは、クリテイカルリソースに関するセマフオ
ア管理、あるいは、システム構成テーブル、プロ
セツサ間共有データの格納等に利用され、マルチ
コンピユータシステムには不可欠なハードウエア
となつている。 次に、マルチコンピユータシステムにおける共
有メモリの利用形態について述べる。 第１の利用形態としては、制御対象となるプロ
セスの状態を示すプロセス管理情報の記憶装置と
して利用される場合である。プロセス制御を行な
う計算機は、常に制御対象プロセスの状態を監視
し、プロセス内で発生したイベントに対して、リ
アルタイムに処理を行なう必要がある。このた
め、プロセスの各所には、多数のセンサが設けら
れ、ネツトワークスを通じて計算機に接続され
る。各センサからの情報は、計算機のダイレクト
メモリアクセスコントローラ（以下DMAコント
ローラと称す）によつて、共有メモリに蓄積され
る。これによつて共有メモリは、常にプロセス全
体の状態を示す管理情報を格納するメモリとな
る。制御用計算機は、各センサの情報を直接アク
セスする必要はなく、共有メモリ内のプロセス情
報に従つて、イベントの監視を行なうことが可能
となり、リアルタイム性の向上を実現している。 第２の利用形態としては、クリテイカルリソー
スの管理テーブルとして利用される場合である。
マルチコンピユータシステムでは、複数のプロセ
ツサによつて共有される資源として、プリンタ、
フアイルサーバ等の入出力装置が設けられる。こ
れらの入出力装置は、複数のプロセツサから同時
にアクセスする事は許されず、排他的な管理を行
なう必要がある。これを実現するために、全ての
プロセツサから参照可能な共有メモリ上に、排他
制御のためセマフオアを管理するテーブルが設け
られる。各プロセツサは、入出力装置の使用に先
立つて、共有メモリ上のセマフオアをチエツク
し、入出力装置の利用状況を確認する。 第３の利用形態としては、複数の計算機によつ
て構成される高信頼化システムに必要なシステム
管理テーブルとして共有メモリを用いる場合であ
る。例えば、２重系の高信頼化システムにおい
て、一方のプロセツサが故障した場合、即座に故
障を検出し、待機している第３のプロセツサをシ
ステムに組込む必要がある。これを実現するため
には、個々のプロセツサとは独立した記憶装置上
に、各プロセツサの状態を格納する管理テーブル
を設けねばならない。この記憶装置として共有メ
モリが用いられる。システム管理者となつたプロ
セツサは、共有メモリ上の管理テーブルから、故
障したプロセツサを検出し、バツクアツプ用のプ
ロセツサを起動する処理を行なう。 以上述べた様に、マルチコンピユータシステム
において、共有メモリは重要な構成要素となつて
いる。次には、この共有メモリに特有な問題点に
ついて述べる。 第１の問題点としては、共有メモリのアクセス
時間が大きくなる事が挙げられる。共有メモリ
は、信頼性の面から、個々のプロセツサとは独立
した構成となる。このため、プロセツサから、共
有メモリ本体までに、多くの構成要素を経るこ
と、或いは物理的な配線長が長くなつていること
である。更に、多数のプロセツサからのアクセス
競合に対して、アービトレートの機能も必要とな
り、プロセツサ内に設けられたローカルメモリに
比較し、アクセス時間は、かなり、大きくなる。
この問題に対しては、共有メモリのインタリーブ
化、あるいは、共有メモリ用キヤツシメモリ、ア
クアス競合の優先選択の高速化等の対策が必要と
なる。 第２の問題点としては、信頼性の確保が必要と
なる事である。共有メモリには、システム全体を
管理する情報が格納されており、このため、共有
メモリが故障すると、全てのシステムが停止する
原因となる。これを避けるため、共有メモリでは
２重化、あるいはバツクアツプシステムなどの冗
長系が適用され、信頼性の向上を図る必要があ
る。 第３の問題点は、本特許に係るものであるが共
有メモリのアクセスに起因するプロセツサの処理
能力低下である。個々のプロセツサエレメントで
は、共有メモリへのポートを入出力バスではな
く、主メモリバス上に設ける場合が多い。これ
は、プロセツサから共有メモリまでの間に通過す
る構成要素を削減或いは配線長さを短くし、高信
頼化、及び高速化を図るためである。この様な構
成では、主メモリバス上に、アクセス時間が短
く、容量の小さなローカルメモリと、アクセス時
間が長く、容量の大きな共有メモリの２種類の記
憶装置が存在する事になる。本構成において、プ
ロセツサ、あるいは、入出力バス上のDMAコン
トローラの一方が、共有メモリをアクセスする場
合、アクセスが終了するまで主メモリバスを専有
すると、他方は、その間、ローカルメモリへのア
クセスができず、システムとしての処理効率が大
幅に低下する。この問題に対し、従来の装置は、
例えば、特開昭58−50058に記載の様に、主メモ
リバスを時分割に共有する方式が考えられてい
る。すなわち、ローカルメモリのアクセスでは、
主メモリバスを専有し、起動及び応答を行なう。
一方、共有メモリへのアクセスの場合は、起動を
行つた後、一旦主メモリバスを解放する。そし
て、共有メモリから、アクセス終了報告を受ける
と、再び主メモリバスを専有して、応答の処理を
行う。方方式によれば、アクセス時間の長い共有
メモリへのアクセスによつて、主メモリバスが長
時間専有される問題は解消される。すなわち、プ
ロセツサが共有メモリをアクセスしている間に、
DMAコントローラからローカルメモリへのアク
セスが可能となる。 〔発明が解決しようとする問題点〕 しかし、上記従来技術では、以下に示す問題点
について、配慮がなされていない。まず、第１の
問題としては、プロセツサ、及び、DMAコント
ローラから、同時期に共有メモリアクセスが発生
した場合に、主メモリバスが、ロツクされてしま
う。このため、それ以後のアクセス（例えば、他
DMAコントローラからのローカルメモリアクセ
ス）は、主メモリバスが使用できず、待たされる
ことになる。これは、入出力装置のオーバランを
引起す原因となり得る。 又、第２の問題では、前提として、ローカルメ
モリの一部のデータを高速な、システムキヤツシ
ユに保持し、プロセツサ、及びDMAからのアク
セスを、処理するメモリシステム構成を考える。
本構成において、共有メモリへアクセスが発生す
ると、共有メモリへの起動が終了するまで、シス
テムキヤツシユ、及びローカルメモリはアクセス
できない。特に、複数のDMAコントローラによ
つて、共有メモリへのデータ格納が頻繁に行なわ
れる場合には、プロセツサからシステムキヤツシ
ユへのアクセスが妨げられ、プロセツサの処理能
力が低下する。 本発明は、上述した従来技術の欠点に鑑みなさ
れたもので、その目的は、共有メモリアクセスと
ローカルメモリアクセスが、主メモリバスを時分
割に使用する構成において、プロセツサ、及び、
DMAからの共有メモリアクセスが競合した場合
でも、主メモリバスがロツクされることなく、ロ
ーカルメモリのアクセスが可能となるマルチコン
ピユータシステムを提供することにある。 本発明の他の目的は、ローカルメモリのデータ
をキヤツシングするシステムキヤツシユを有する
システムにおいて、共有メモリへの起動のため
に、システムキヤツシユのアクセスが妨げられな
いマルチコンピユータシステムを提供することに
ある。 〔問題点を解決するための手段〕 上記第１の目的は、共有メモリポートにおい
て、共有メモリへのアクセスを複数のエントリか
ら成るバツフアに蓄積する手段を設けることによ
つて達成される。 又、上記第２の目的は、メモリ管理装置におい
て、共有メモリへのリード及びライトアクセス
と、ローカルメモリへのライトアクセスを、複数
のエントリから成るバツフアに蓄積する手段と、
該バツフアに識別子を設け、蓄積されているアク
セスが、ローカルメモリを対象とするものか、共
有メモリを対象とするものかを識別する手段と、
該識別子に従つて、ローカルメモリ及び、共有メ
モリのアクセスを制御する手段と、共有メモリの
起動及び応答に先立つて、主メモリバスの専有制
御を行なう手段を設けることによつて達成され
る。 〔作用〕 共有メモリポートに設けられた複数のバツフア
は、演算処理装置（以下プロセツサと略称する）
あるいはDMAから、同時期に共有メモリアクセ
スが発生した場合に、これらをバツフアリングす
る。これによつて主メモリバスはロツクされるこ
となく、他DMAからのローカルメモリアクセス
が可能となり、入出力装置のオーバランが発生す
ることはない。 又、メモリ管理装置内に設けられた多段バツフ
アは、ローカルメモリへの書込みを複数個バツフ
アリングして、プロセツサのメモリ待時間を削減
すると共に、共有メモリへのリード及びライトア
クセスを複数個バツフアリングすることにより、
共有メモリの起動終了を待つことなく、他のアク
セスの処理が可能となる。多段バツフアに書込ま
れた共有メモリアクセスは、主メモリバスが使用
されていない期間を利用し、共有メモリポートに
対して起動される。 〔実施例〕 以下、本発明の一実施例を図面により詳細に説
明する。第１図は、複数の基本処理装置から成る
マルチコンピユータシステムの構成を示したもの
である。プロセツサエレメント（PE）１０３，
１０４，１０５は、演算処理を実行するユニツト
であつて、共有メモリバス１１３を介して、共有
メモリ（GMA，Ｂ）１００，１０１に接続され
る。共有メモリ１００，１０１は、プロセツサエ
レメント（以下、PEと略す）１０３，１０４，
１０５の共有データを格納する記憶装置であつ
て、一般に、半導体素子で構成される。共有メモ
リには、システム全体の管理情報、あるいは、
PE間の同期をとるためのセマフオア等、システ
ムにとつて重要な情報が格納される。このため、
第１図に示す様に、共有メモリＡ１００，共有メ
モリＢ１０１と２重化の構成を採つている。共有
メモリバスコントローラ（GMBC）１０２は、
各PEからの共有メモリアクセス要求を受付け、
優先選択を行つて、当該PEに、共有メモリの使
用許可を与えるものである。又各PEの入出力装
置としては、固定フアイル１１１DMAコントロ
ーラ１１２などがあり、入出力バス１１７を介し
て、PE１０３の入出力バスインタフエース１１
０に接続される。又、入出力バス１１７には、ネ
ツトワークアダプタ（図示せず）も接続される。
DMAコントローラ１１２は、制御対象プロセス
内に設けられたネツトワークから、プロセスの情
報を収集し、共有メモリ１００，１０１あるい
は、PE内のローカルメモリ１０６に格納する。
本願明細書ではプロセツサエレメント１０３、入
出力バス１１７、固定フアイル１１１、DMA１
１２を１つの基本処理装置と呼んでいる。 次にPE１０３の内部構成について説明する。
演算処理装置１０９は、命令解読ユニツト、演算
ロジツク、及びレジスタ群を有し、レジスタ情報
の演算、あるいはローカルメモリ１０６、共有メ
モリ１００，１０１の情報に対して、演算を行な
う。入出力バスインタフエース１１０は、入出力
バス１１７に接続されるDMAコントローラ１１
２からのローカルメモリ、共有メモリへのアクセ
スを受付け、入出力内部バス１１６、及びメモリ
管理ユニツト１０８を介して、所望のメモリ装置
へアクセスを行なう。メモリ管理ユニツト１０８
は、演算処理装置１０９、及び、入出力バスイン
タフエース１１０からのメモリアクセスを受付
け、これらの優先選択を行なうとともに、主メモ
リバス１１４を介して、ローカルメモリ１０６の
アクセス制御を行ない又、主メモリバス１１４、
共有メモリポート１１７を介して、共有メモリ１
００，１０１のアクセス制御を行なう。 次に、第２図を用いてメモリ管理ユニツト１０
８の詳細に関して説明を加える。主な構成要素と
しては、アドレス変換バツフア３０４、キヤツシ
ユメモリ３３４、アドレスストアバツフア３２
２、データストアバツフア３３、アドレス変換コ
ントローラ３０５、キヤツシユメモリコントロー
ラ３１０、メモリバスコントローラ３０９、共有
メモリコントローラ３０８、DMA起動系コント
ローラ３０６、DMAデータ転送系コントローラ
３０７を挙げる事ができる。 アドレス変換バツフア３０４は、基本処理装置
１０９が保持するメモリアドレスレジスタ３０１
から、アドレスバス３５０を介して転送されて来
る論理アドレスを、対応するメモリの物理アドレ
ス３８８に変換する機能を持ち、ローカルメモリ
１０６上に蓄積されたアドレス変更テーブルの一
部をバツフアリングするものである。キヤツシユ
メモリ３３４は、ローカルメモリ１０６のデータ
の一部のコピーを保持し、アドレス変更バツフア
３０４から、アドレスセレクタ３４７、物理アド
レスレジスタ３４８を介して転送される演算処理
装置１０９からの物理アドレス、あるいは、入出
力バスインタフエース１１０から、外部入力バス
３５８、外部入力レジスタ３４２、アドレスセレ
クタ３４７、物理アドレスレジスタ３４８を介し
て転送されるDMAコントローラからの物理アド
レスを受付け、該物理アドレスに対応するデータ
が、キヤツシユメモリ３３４内に存在すれば、ロ
ーカルメモリ１０６をアクセスする事なく、キヤ
ツシユリードデータバス３６１、リードデータセ
レクタ３１１、を介して、基本処理装置内のリー
ドデータレジスタ３０３、あるいは、外部出力レ
ジスタ３４３へデータを転送するものである。ア
ドレスストアバツフア３２２及び、データストア
バツフア３３３は、演算処理装置１０９、及び、
入出力バスインタフエース１１０から発生する。
ローカルメモリへの書込みアクセス、及び共有メ
モリへの読出し、書込みアクセスを、フアースト
イン、フアーストアウトのアリゴリズムに従つて
複数のエントリーにバツフアリングするものであ
る。該バツフアには、ゲツトポインタ３３９、リ
リースポインタ３４０が付属しており、ゲツトポ
インタ３３９は、受付けたアクセスを格納すべき
エントリを示し、リリースポインタ３４０は、次
に起動すべきエントリを示す。 次にアドレス変換コントローラ３０５の機能に
ついて説明する。第１の機能としては、演算処理
装置１０９、及び、入出力バスインタフエース１
１０からのアクセスを調停する機能を有する。す
なわち、演算処理装置１０９からのアクセス要求
３５２、及びDMA起動コントローラ３０６、か
らのアクセス要求３７１を受けて、処理されるべ
きアクセスを選択し、演算処理装置１０９に対し
ては、応答信号３５３により、又、DMAコント
ローラ３０６に対しては、応答信号３７２によ
り、アクセスが受付けられた事を報告する。更
に、選択結果に従つて、アドレスセレクタ３４
７、ライトデータセレクタ３４９を制御し、選択
されたアクセスのアドレスを、物理アドレスレジ
スタ３４８、又、ライトデータを、ライトデータ
レジスタ３４６にセツトし、キヤツシユメモリコ
ントローラ３１０に対して、起動を行う。第２の
機能としては、ローカルメモリ１０６に格納され
るアドレス変換テーブルをアクセスして、論理ア
ドレスをローカルメモリ上の物理アドレスに変換
する機能である。アドレス変換バツフア３０４
は、アドレス変換テーブルの一部しか保持してお
らず、要求された論理アドレスに対応したアドレ
ス変換情報が存在しない場合がある。これはアド
レス変換バツフアのミスヒツトと呼ばれ、ミスヒ
ツト信号３８７によつて、アドレス変換コントロ
ーラ３０５に報告される。アドレス変換コントロ
ーラ３０５は該報告を受け取ると、ローカルメモ
リ１０６をアクセスして、要求された論理アドレ
スに対応したアドレス変換情報を読出し、アドレ
ス変換バツフア３０４に格納する。 キヤツシユメモリコントローラ３１０の機能と
しては、アドレス変換コントローラ３０５からの
アクセス要求３７８を受付け、応答信号３７３を
返送するとともに、アクセスの種類に応じて、以
下の処理を行なう。すなわち、ローカルメモリ１
０６への読出し要求であれば、キヤツシユメモリ
３３４の検索、あるいは、キヤツシユメモリ３３
４に所望のデータが存在しない場合は、メモリコ
ントローラ３０９を介して、ローカルメモリ１０
６のデータを読出す。又、ローカルメモリ１０６
への書込み要求であれば、要求アクセスのアドレ
ス、及びデータを、それぞれ、アドレスストアバ
ツフア３２２、データストアバツフア３３３にセ
ツトする。又、共有メモリの読出し、あるいは書
込みアクセスであれば、該アクセスのアドレス及
び、データを、アドレスストアバツフア３２２、
データストアバツフア３３３に格納する。この
時、共有メモリのアクセスを示す識別子、あるい
は、共有メモリのアクセスフアンクシヨン情報も
同時に、アドレスストアバツフア３２２に格納す
る。 メモリコントローラ３０９は、キヤツシユメモ
リコントローラ３１０からのローカルメモリ読出
し要求３９０、あるいはストアバツフアからの、
ローカルメモリ書込み要求及び共有メモリ読出
し、書込み要求３９１を受付け、各アクセスの調
停を行なうとともに、メモリアドレスレジスタ３
３５、メモリデータレジスタ３５６の内容を用い
てローカルメモリ１０６に関する起動、及びデー
タ受取り、共有メモリポート１０７に対する起動
の処理を行なう。 共有メモリコントローラ３０８は、共有メモリ
ポート１０７からのメモリバス専有要求３６８を
受けて、メモリ管理ユニツト１０８内の各コント
ローラに動作停止を要求し、動作停止を確認した
後、共有メモリポート１０７から、メモリバス１
１４、メモリリードデータレジスタ３４１を介し
て、アクセス元へ、データを転送する機能を有す
る。 DMA起動系コントローラ３０６は、入出力バ
スインタフエース１１０からの起動要求を受付
け、アドレス変換コントローラ、３０５に対し
て、起動を行なう、又、DMA転送系コントロー
ラ３０７は、キヤツシユメモリコントローラ３１
０からのアクラス終了報告を受けて、入出力バス
インタフエース１１０へのデータの転送を制御す
る。 次に、アドレスストアバツフア３３２、データ
ストアバツフア３３３に関し、第３図を用いて、
更に詳細な説明を加える。データストアバツフア
３３３は、１エントリが32ビツトで、８エントリ
から成り、８個までのメモリアクセスをバツフア
リング可能となつている。又、アドレスストアバ
ツフア３２２は、アクセスアドレスを保持するア
ドレスフイールド４０５（ADR）の他に、以下
に示すフイールドを有する。 (1) 共有メモリアクセス識別子４０１ ストアバツフアに蓄積された各エントリについ
て、ローカルメモリ１０６を対象としたアクセス
か、共有メモリ１０７を対象としたアクセスかを
区別する。 (2) 共有メモリアクセス種４０２ 共有メモリへのアクセスを保持するエントリに
関して、読出しか、書込みかを区別する。 (3) 共有メモリアクセスサイズ４０３ 共有メモリへの書込み、及び読出しアクセスを
保持するエントリに関して、アクセスデータサイ
ズが、８バイトであるか、４バイトであるかを示
す。 (4) アクセスサイズ４０４ ローカルメモリ、及び共有メモリへの書込みア
クセスを保持するエントリに関して、４バイトデ
ータの内、書込むべきバイト位置を示す。 (5) 共有メモリアクセスフアンクシヨン（０）４
０６ 共有メモリへのアクセスを保持するエントリに
関して、アクセス元が、基本処理装置か、DMA
コントローラかを示す。 (6) 共有メモリアクセスフアンクシヨン（１）４
０７ 共有メモリへのアクセスを保持するエントリに
関して、共有メモリ内のメモリ空間に対するアク
セスであるか、レジスタ空間に対するアクセスで
あるかを区別する。 アドレスストアバツフア３２２、データストア
バツフア３３３は、読出し口が２つあり、それぞ
れリリースポインタ３４０の内容及び、リリース
ポインタ３４０の内容に加算器４０９によつて、
１を加算した結果によつて指定される。これによ
つて、ストアバツフア内の起動すべきエントリ及
び、それに続くエントリが読出される。ゲツトポ
インタ３３９と、リリースポインタ３４０を、比
較器４１０で比較した結果、不一致であれば、ス
トアバツフア３２２，３３３内に処理すべきアク
セスが存在する事を示し、メモリコントローラ３
０９が起動される。メモリコントローラ３０９
は、リリースポインタ３４０の指定するエントリ
の共有メモリアクセス識別情報４３５から、該エ
ントリが、ローカルメモリ１０６を対象とするも
のか、共有メモリを対象とするものか識別する。
ローカルメモリ１０６へ対するアクセスであれ
ば、アクセス情報選択信号４３１によつてセレク
タ４１４を選択し、且つ、アクセスレジスタセツ
ト信号４３２を用いて、ライトアクセス指定信号
４３０の情報を、アクセス種指定レジスタ４１６
にセツトする。又、４バイトアクセスか、８バイ
トアクセスかを示すアクセスサイズレジスタＡ４
１７には、以下の３つの条件をアドレスゲート４
１３で検出し、セレクタ４１５を介して情報をセ
ツトする。 条件(1)：処理対象となるエントリが、共有メモ
リに対するものではない。 条件(2)：リリースポインタ３４０によつて指定
されたアドレス４４０と、リリースポインタに１
を加算した内容によつて読出されたアドレス４４
１を比較器４１２によつて比較した結果、両者が
連続する８バイト領域への書込みアクセスであ
る。 条件(3)：リリースポインタ３４０によつて指定
されたサイズ情報４３９と、リリースポインタに
１を加算した内容によつて読出されたサイズ情報
４３８を比較器４１１で比較した結果、両者と
も、書込サイズが４バイトである。 又、４バイト内の書込バイト位置を示すサイズ
レジスタＢ４１８、アドレスレジスタ４１９、及
び書込みデータレジスタ４２２には、それぞれ、
リリースポインタ３４０によつて指定された、サ
イズ情報４３９、アドレス情報４４０、及び、書
込みデータ情報４４４が、アクセスレジスタセツ
ト信号４３２によつてセツトされる。以上の処理
によつて、メモリバス１１４に、アクセス情報が
オンバスされた後、メモリコントローラ３０９
は、ローカルメモリ起動信号４５０により、ロー
カルメモリ１０６を起動する。 又、メモリコントローラ３０９が起動され、リ
リースポインタ３４０の指定するエントリの共有
メモリアクセス識別情報４３５から、該エントリ
が、共有メモリを対象とするアクセスであること
を識別すると、アクセス情報選択信号４３１によ
り、セレクタ４１４，４１５を制御し、リリース
ポインタによつて読出された、共有メモリアクセ
ス種４３６、共有メモリアクセスサイズ４３７
を、それぞれ、アクセス種指定レジスタ４１６、
アクセスサイズ指定レジスタＡにセツトする。
又、４バイト内の書込バイト位置を示すサイズレ
ジスタＢ４１８、アドレスレジスタ４１９、共有
メモリアクセスフアンクシヨンレジスタ４２０，
４２１、書込データレジスタ４２２には、それぞ
れ、リリースポインタ３４０によつて指定された
サイズ情報４３９、アドレス情報４４０、共有メ
モリアクセスフアンクシヨン情報４４２，４４
３、及び、書込みデータ情報４４４が、アクセス
レジスタセツト信号４３２によつてセツトされ
る。以上の処理によつて、共有メモリアクセス情
報がオンバスされた後、メモリコントローラ３０
９は、共有メモリ起動信号４３４によつて共有メ
モリポート１０７を起動する。 次に第２図を用いて、ローカルメモリ、及び共
有メモリのアクセス手順を説明する。 演算処理装置１０９からのアクセスでは、演算
処理装置内のメモリアドレスレジスタ３０１、及
びメモリライトレジスタ３０２の内容が、それぞ
れ、アドレスバス３５０、ライトデータバス３５
１を介して、メモリ管理装置１０８に転送される
と同時に、起動信号３５２によつてアドレス変換
コントローラ３０５が起動される。一方、入出力
バスインタフエース１１０からのアクセスでは、
アドレス及び書込みデータが、外部入力バス３５
８を介して、外部入力レジスタ３４２にセツトさ
れると共に、起動信号３５６によつて、DMA起
動系コントローラ３０６が起動される。更に、
DMA起動系コントローラは、起動信号３７１に
より、アドレス変換コントローラ３０５を起動す
る。アドレス変換コントローラ３０５は、基本処
理装置、及び、DMA起動系コントローラ３０６
からのアクセスを受付け、両者の優先選択を行な
う。優先度はDMA起動系から要求が高く設定さ
れる。基本処理装置１０９からのアクセス要求が
受付けられた場合、アドレス変換コントローラ３
０５は、セレクタ３４７，３４８を制御し、アド
レス変換バツフアの出力３８８、及び、演算処理
装置からのライトデータ３５１を、それぞれ、物
理アドレスレジスタ３４８、ライトデータレジス
タ３４６にセツトする。この時、応答信号３５３
によつて、演算処理装置１０９にアクセスを受付
け事を報告する。一方、DMA起動系コントロー
ラ３０６からのアクセス要求が受付けられた場
合、アドレス変換コントローラ３０５は、セレク
タ３４７，３４９を制御し、外部入力レジスタ３
４２の内容を、内部バス３６９を介して、物理ア
ドレスレジスタ３４８、ライトデータレジスタ３
４６にセツトする。この時、応答信号３７２によ
つて、DMA起動系コントローラ３０６にアクセ
スを受付けた事を報告する。DMA起動コントロ
ーラ３０６は該報告を受けると、入出力バスイン
タフエース１１０に、アクセスが受付けられた事
を報告する。上記の処理が終了した後、アドレス
変換コントローラ３０５は、キヤツシユメモリコ
ントローラ３１０に対して、起動信号３７８を送
る。キヤツシユメモリコントローラ３１０が起動
された後は、アクセスの種類によつて、処理手順
が異なる。以下、各アクセスの種類毎に、処理手
順を示す。 (1) ローカルメモリに対する読出しアクセスの処
理手順 キヤツシユコントローラ３１０は、物理アドレ
スレジスタ３４８の内容に基づいてキヤツシユメ
モリ３３４をアクセスし、所望のデータが存在す
れば、キヤツシユリードデータバス３６１、セレ
クタ３１１を介して、演算処理装置内のリードデ
ータレジスタ３０３、あるいは、外部出力レジス
タ３４３にデータを転送するとともに、アクセス
終了信号３５５，３８３により、各アクセス元に
終了報告を行なう。DMA転送系コントローラ３
０７は、アクセス終了報告を受けると、外部出力
レジスタ３４３の内容を外部出力バス３５９を介
して、入出力バスインタフエース１１０に転送す
ると共に、アクセス終了報告３６０を送る。一
方、キヤツシユメモリ３３４内に所望のデータが
存在しなければ、起動信号３９０によつて、メモ
リコントローラ３０９を起動する。メモリコント
ローラ３０９は、ストアバツフア３２２，３３３
に処理すべきデータがあれば、それらを処理した
後、セレクタ３３７を制御して、物理アドレスレ
ジスタ３４８の内容を、メモリアドレスレジスタ
３３５にセツトするとともに、起動信号３６４を
用いて、ローカルメモリ１０６を起動する。その
後、ローカルメモリ１０６からのアクセス終了報
告３６５があるまでメモリバス１１４を専有す
る。ローカルメモリ１０６から応答があると、メ
モリバス上のデータを、メモリリードレジスタ３
４１に取込むとともに、キヤツシユメモリコント
ローラ３１０に対して、終了報告を行なう。キヤ
ツシユメモリコントローラ３１０は、各アクセス
元に、メモリリードレジスタ３４１の内容を転送
するとともに、アクセスの終了を報告する。 (2) ローカルメモリに対する書込みアクセスの処
理手順。 キヤツシユメモリコントローラ３１０は、物理
アドレスレジスタ３４８の内容、及び、書込みデ
ータレジスタ３４６の内容を、ゲツトポインタ３
３９の情報に従つて、それぞれ、アドレスストア
バツフア３２２、データストアバツフア３３３に
セツトする。この時、同時にゲツトポインタ３３
９の内容をインクリメントするとともに、アクセ
ス元に対して終了報告を行なう。ストアバツフア
３２２，３３３にアクセス情報がセツトされる
と、起動信号３９１によつて、メモリコントロー
ラ３０９が起動される。メモリコントローラ３０
９は、セレクタ３３７を制御し、リリースポイン
タ３４０の情報に基づいて、アドレスストアバツ
フア３２２、データストアバツフア３３３の内容
を、それぞれメモリアドレスレジスタ３３５、メ
モリライトデータレジスタ３３６にセツトする事
により、アクセス情報をメモリバス１１４にオン
バスする。その後、メモリコントローラ３０９
は、起動信号３６４により、ローカルメモリ１０
６を起動し、リリースポインタ３４０をインクリ
メントして、処理を終了する。 (3) 共有メモリに対するアクセス処理手順。 キヤツシユコントローラ３１０は、書込み、読
出しに係わらず、物理アドレスレジスタ３４８の
内容、及び書込データレジスタ３４６の内容をゲ
ツトポインタ３３９の情報に従つて、それぞれ、
アドレスストアバツフア３２２、データストアバ
ツフア３３３にセツトする。この時、前述した共
有メモリアクセスに付随する付加情報（図示せ
ず）もアドレスストアバツフアにセツトする。メ
モリコントローラ３０９は、ストアバツフアから
の起動信号３９１によつて起動され、前記と同様
にして、アクセス情報をメモリバス１１４にオン
バスする。その後、メモリコントローラ３０９
は、起動信号３６４により、共有メモリポート１
０７を起動する。共有メモリポート１０７は、起
動を受付けると、即座に応答信号３９５により、
アクセスが受付けられた事をメモリコントローラ
３０９に報告する。その後、共有メモリポート１
０７は、共有メモリに対して、起動処理を行なう
が、その間、メモリコントローラ３０９、及び、
メモリバス１１４は解放されており、他のアクセ
スを処理することが可能となる。 共有メモリのアクセスが終了すると、共有メモ
リポート１０７は、バス専有要求３６７を共有メ
モリコントローラ３０８に転送する。共有メモリ
コントローラ３０８は、動作停止要求３８１によ
り、キヤツシユメモリコントローラ３１０及び、
DMA転送系コントローラ３０７に動作停止を要
求する。キヤツシユコントローラ及び、DMA転
送コントローラは、現在実行中の処理が終了する
のを待つて、共有メモリのデータ待状態へ遷移
し、共有メモリコントローラ３０８に動作を停止
した事を報告する。次に、共有メモリコントロー
ラは、メモリバス１１４を専有し、共有メモリポ
ート１０７に対して、データ転送要求３６７を送
り、共有メモリポート１０７からの、応答３６８
を受けて、メモリバス上のデータを、メモリリー
ドデータレジスタ３４１に取り込み、キヤツシユ
コントローラ３１０に終了報告３８０を送る。キ
ヤツシユコントローラ３１０は、前述と同様にし
て、メモリリードレジスタ３４１の情報を、アク
セス元へ転送するとともに、アクセス終了報告を
行つて、処理を終了する。 次に、上記アクセス手順に従つて、ローカルメ
モリ、及び共有メモリをアクセスする場合の、メ
モリバス転送タイミングを第４図を参照して説明
する。５０１，５０３，５０５は、メモリコント
ローラが、主メモリバスを専有して、ローカルメ
モリの起動及びデータ受取りを行つているサイク
ルである。一方、共有メモリへのアクセスでは、
メモリバスを専有して、起動を行なうサイクル５
０２の後、一旦メモリバスを解放する。その後、
共有メモリのアクセスが終了するのを待つて、デ
ータ転送のために、応答サイクル５０４として、
メモリバスを使用している。 次に、第５図を用いて、共有メモリポート１０
７の内部構成を説明する。アドレスバツフア６０
１、データバツフア６０２、及び、アクセスフア
ンクシヨンバツフア６０３は、主メモリバス上の
アドレス６１２、データ６１３、アクセスフアン
クシヨン６１４を取り込むバツフアであり、フア
ーストイン、フアーストアウトのアルゴリズムに
従つて、複数のエントリにバツフアリングするも
のである。ここでアクセスフアンクシヨン６１４
の内容としては、リード／ライト種別、アクセス
サイズ、及びアクセス元を示す情報が含まれる。
又、該バツフアには、ゲツトポインタ６０４、リ
リースポインタ６０５が付属しており、ゲツトポ
インタ６０４は、受付けたアクセスを格納すべき
エントリを示し、リリースポインタは、共有メモ
リへ転送すべきエントリを示す。アクセス受付コ
ントローラ６０７は、メモリ管理装置１０８よ
り、共有メモリアクセス要求６１５を受付ける
と、制御信号６３０により、アドレス６１２、デ
ータ６１３、アクセスフアンクシヨン６１４をそ
れぞれバツフア６０１，６０２，６０３に取込
み、ゲツトポインタ６０４を更新する。その後、
応答信号６１６により、アクセスを受付けた事を
メモリ管理装置１０８に報告する。共有メモリア
クセスコントローラ６０８は、ゲツトポインタ６
０４と、リリースポインタ６０５の内容を比較す
る比較器６０６より、バツフア内に処理すべき情
報が存在する事を検出すると、リリースポインタ
６０５の示すアクセス情報を、共有メモリへのア
ドレスバス６２３、データバス６２４、アクセス
フアンクシヨンバス６２５にオンバスし、信号６
２６により、共有メモリを起動する。共有メモリ
のアクセスが終了すると、共有メモリアクセスコ
ントローラ６０８は、アクセス終了応答６２７を
受け、リードデータレジスタ６１０、リターンコ
ードレジスタ６１１に、それぞれ、共有メモリか
らのリードデータ６２８、リターンコード６２９
をセツトする。ここで、リターンコード６２９
は、共有メモリアクセス中に発生したエラーの詳
細を示すものである。更にこの時、アクセスフア
ンクシヨンバツフア６０３の情報の内、アクセス
元を示す情報を、アクセス元レジスタ６０９にセ
ツトする。その後データ転送予告信号６１７によ
り、メモリ管理装置１０８に、共有メモリのアク
セスが終了した事を報告する。そして、メモリ管
理装置１０８から、データ転送要求６１８があれ
ば、制御信号６４０により、主メモリバス上に、
リードデータ６２１、リターンコード６２２、ア
クセス情報６２０をオンバスし、データ転送終了
報告６１９を行なう。 〔発明の効果〕 本発明によれば、共有メモリのアクセスと、ロ
ーカルメモリのアクセスが主メモリバスを時分割
に使用するマルチコンピユータシステムにおい
て、プロセツサ、及び、DMAからの共有メモリ
アクセスが識別した場合でも、主メモリバスがロ
ツクされることなく、他DMAからローカルメモ
リのアクセスが可能となる。これによつて、入出
力装置のオーバランを避けることができる。 更に、本発明によれば、共有メモリへのリード
及びライトアクセスを、メモリ管理装置内で複数
個バツフアリングすることにより、共有メモリへ
の起動終了を待つことなく、プロセツサは、他の
処理を実行する事が可能となる。

【図面の簡単な説明】

第１図は、本発明が適用されるマルチコンピユ
ータシステムの概略図、第２図は、本発明に用い
られるメモリ管理装置の一実施例内部構成図、第
３図は、ストアバツフア周辺の詳細構成図、第４
図は、メモリバス転送サイクルの説明用図面、第
５図は、共有メモリポートの内部構成図である。 １０７……共有メモリポート、１０８……メモ
リ管理ユニツト、３０４……アドレス変換バツフ
ア、３０５……アドレス変換コントローラ、３０
６……DMA起動系コントローラ、３０７……
DMAデータ転送系コントローラ、３０８……共
有メモリコントローラ、３１０……キヤツシユメ
モリコントローラ。

Claims (1)

1. 【特許請求の範囲】 １ 命令を解読しデータの処理を行なう演算処理
   装置と、入出力装置とメモリ間のデータの転送を
   行なうDMA装置と、上記演算処理装置と上記
   DMA装置に接続され、メモリアクセスを管理す
   るメモリ管理装置と、上記メモリ管理装置にロー
   カルメモリバスを介して接続されているローカル
   メモリと、上記ローカルメモリバスに接続された
   共有メモリポートと、上記共有メモリポートに接
   続された共有メモリバスと、上記メモリバスに接
   続された共有メモリと、上記共有メモリを上記共
   有メモリバスを介して共有する複数の計算処理装
   置からなるマルチコンピユータシステムにおい
   て、 共有メモリへのアクセスおよびローカルメモリ
   へのアクセスを蓄積する複数のエントリからなる
   バツフア手段と、 上記バツフア手段は蓄積されているアクセスが
   共有メモリを対象とするものかローカルメモリを
   対象とするものかを判別する判別手段と、 上記判別手段の結果に応じて、共有メモリへの
   アクセスあるならばローカルメモリバスを専有せ
   ずアクセス起動およびアクセス応答を分割して行
   ない、ローカルメモリへのアクセスであるならば
   ローカルメモリバスを専有してアクセス起動およ
   びアクセス応答を一括して行なうように上記共有
   メモリポートを制御する制御手段を具備したこと
   を特徴とするマルチコンピユータシステム。 ２ 特許請求の範囲第１項において、 上記入出力装置が接続される入出力バスと上記
   ローカルメモリバスの制御は独立して制御するこ
   とを特徴とするマルチコンピユータシステム。