JP2003050787A - マルチプロセッサ制御システム - Google Patents
マルチプロセッサ制御システムInfo
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- JP2003050787A JP2003050787A JP2001238022A JP2001238022A JP2003050787A JP 2003050787 A JP2003050787 A JP 2003050787A JP 2001238022 A JP2001238022 A JP 2001238022A JP 2001238022 A JP2001238022 A JP 2001238022A JP 2003050787 A JP2003050787 A JP 2003050787A
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Abstract
(57)【要約】
【課題】 インターネットにおけるルータ等に適用して
好適な、高信頼性とハイパフォーマンスを実現できるマ
ルチプロセッサ制御システムを提供する。 【解決手段】 ＣＰＵ１−１，…，１−ｎ毎に独立した
ローカルブリッジ２−１，…，２−ｎと唯一のメモリブ
リッジ４を有する。この各プロセッサシステム毎のＣＰ
ＵもしくはExternal busを介して外部装置から供給され
る信号（データ）は、そのローカルブリッジに一旦供給
され、その内部にて、ローカルメモリ３−１，…，３−
ｎに対するアクセスか、共有メモリ５に対するアクセス
かを判定される。その判定結果により、ローカルメモリ
に対するアクセスであればローカルメモリコントローラ
によってローカルメモリバス(Local bus)に合う形に変
換され、ローカルメモリにアクセスする。また、前記判
定結果が共有メモリに対するアクセスであれば、共通メ
モリバス(Common bus)に出力される。
好適な、高信頼性とハイパフォーマンスを実現できるマ
ルチプロセッサ制御システムを提供する。 【解決手段】 ＣＰＵ１−１，…，１−ｎ毎に独立した
ローカルブリッジ２−１，…，２−ｎと唯一のメモリブ
リッジ４を有する。この各プロセッサシステム毎のＣＰ
ＵもしくはExternal busを介して外部装置から供給され
る信号（データ）は、そのローカルブリッジに一旦供給
され、その内部にて、ローカルメモリ３−１，…，３−
ｎに対するアクセスか、共有メモリ５に対するアクセス
かを判定される。その判定結果により、ローカルメモリ
に対するアクセスであればローカルメモリコントローラ
によってローカルメモリバス(Local bus)に合う形に変
換され、ローカルメモリにアクセスする。また、前記判
定結果が共有メモリに対するアクセスであれば、共通メ
モリバス(Common bus)に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
構成において、パフォーマンス低下を抑えるマルチプロ
セッサ制御システムに関する。
構成において、パフォーマンス低下を抑えるマルチプロ
セッサ制御システムに関する。
【０００２】
【従来の技術】従来、単一プロセッサにおいて実行して
いた処理を能力向上するためにマルチプロセッサ構成を
とるシステムが一般化している。
いた処理を能力向上するためにマルチプロセッサ構成を
とるシステムが一般化している。
【０００３】例えば、特開平９−２２３１２０号公報に
は、マルチプロセッサシステムで、各プロセッサにメイ
ンメモリとブリッジが配置された構成が開示されてい
る。
は、マルチプロセッサシステムで、各プロセッサにメイ
ンメモリとブリッジが配置された構成が開示されてい
る。
【０００４】また、特開２００１−８４１７１号公報に
は、各プロセッサにローカルメモリとブリッジを備え、
共有バスにはメインメモリとそのコントローラが接続さ
れた構成が開示されている。
は、各プロセッサにローカルメモリとブリッジを備え、
共有バスにはメインメモリとそのコントローラが接続さ
れた構成が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、マルチ
プロセッサに対してメモリが共有メモリだけで構成され
る場合には共有メモリアクセスに対して待ちが発生する
ため、各プロセッサの数に対してパフォーマンス向上が
見られないという欠点があった。特に、回線からのデー
タを一旦メモリに蓄積し、そのデータをプロセッサで制
御するような処理が主であるルーティングプロトコル制
御装置などでは、マルチプロセッサにおいてパフォーマ
ンス低下を抑える方式が確立していなかった。
プロセッサに対してメモリが共有メモリだけで構成され
る場合には共有メモリアクセスに対して待ちが発生する
ため、各プロセッサの数に対してパフォーマンス向上が
見られないという欠点があった。特に、回線からのデー
タを一旦メモリに蓄積し、そのデータをプロセッサで制
御するような処理が主であるルーティングプロトコル制
御装置などでは、マルチプロセッサにおいてパフォーマ
ンス低下を抑える方式が確立していなかった。
【０００６】また、共有メモリを用いたマルチプロセッ
サシステムでは、プロセッサシステムの数ｎが増大する
と同一基板上に実装することが困難となるため共有メモ
リとプロセッサが基板として分離され、配線長が長くな
るといったことから、アクセスのためのクロック周波数
を落とさざるを得ないといった問題があり、さらにバス
競合によりさらにＣＰＵパフォーマンスが低下するとい
う問題があった。
サシステムでは、プロセッサシステムの数ｎが増大する
と同一基板上に実装することが困難となるため共有メモ
リとプロセッサが基板として分離され、配線長が長くな
るといったことから、アクセスのためのクロック周波数
を落とさざるを得ないといった問題があり、さらにバス
競合によりさらにＣＰＵパフォーマンスが低下するとい
う問題があった。
【０００７】あるいは、マルチプロセッサ環境におい
て、共有メモリを有さない場合には、各プロセッサシス
テム間の情報共有手段がないため、処理分散するために
は外部にて、各プロセッサ単位にタスクを振り分ける専
用のタスクスケジューラが必要になる。
て、共有メモリを有さない場合には、各プロセッサシス
テム間の情報共有手段がないため、処理分散するために
は外部にて、各プロセッサ単位にタスクを振り分ける専
用のタスクスケジューラが必要になる。
【０００８】さらに、信頼性を向上するためにメモリの
冗長構成を取る方式も一般化していなかった。
冗長構成を取る方式も一般化していなかった。
【０００９】そこで本発明は、インターネットにおける
ネットワーク装置であるルータ等に適用して好適な、高
信頼性とハイパフォーマンスを実現できるマルチプロセ
ッサ制御システムを提供することを目的とする。
ネットワーク装置であるルータ等に適用して好適な、高
信頼性とハイパフォーマンスを実現できるマルチプロセ
ッサ制御システムを提供することを目的とする。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は、ｎ個のＣＰＵからなるマルチプロセッサ
システムにおいて、各ＣＰＵ及び外部インタフェースバ
ス(Eternal bus)が占有できる（他のプロセッサシステ
ムからアクセスできない）ローカルメモリ（ＬＭ）及び
そのコントローラ（ローカルブリッジ）を設けるととも
に、全プロセッサシステムで共有できる共有メモリ（Ｃ
Ｍ）及びそのコントローラ（メモリブリッジ）を設け、
ローカルメモリと共有メモリにそれぞれ異なるアドレス
空間を割り当て、各メモリに対するアクセスを分離する
ことを特徴とする。
め、本発明は、ｎ個のＣＰＵからなるマルチプロセッサ
システムにおいて、各ＣＰＵ及び外部インタフェースバ
ス(Eternal bus)が占有できる（他のプロセッサシステ
ムからアクセスできない）ローカルメモリ（ＬＭ）及び
そのコントローラ（ローカルブリッジ）を設けるととも
に、全プロセッサシステムで共有できる共有メモリ（Ｃ
Ｍ）及びそのコントローラ（メモリブリッジ）を設け、
ローカルメモリと共有メモリにそれぞれ異なるアドレス
空間を割り当て、各メモリに対するアクセスを分離する
ことを特徴とする。
【００１１】メモリをローカルメモリと共有メモリに分
け、それぞれに対するアクセスを分離することで、ロー
カルメモリへのアクセスに対して、他のプロセッサシス
テムからのアクセスに影響されずに、ローカルからのア
クセスで占有できる。
け、それぞれに対するアクセスを分離することで、ロー
カルメモリへのアクセスに対して、他のプロセッサシス
テムからのアクセスに影響されずに、ローカルからのア
クセスで占有できる。
【００１２】また、同時に共有メモリを有することによ
りプロセッサ間で処理を分散する場合に、各プロセッサ
間共通の処理メモリ部をこの共有メモリに配置すること
でプロセッサ間の情報共有がメモリを通して可能にな
る。
りプロセッサ間で処理を分散する場合に、各プロセッサ
間共通の処理メモリ部をこの共有メモリに配置すること
でプロセッサ間の情報共有がメモリを通して可能にな
る。
【００１３】従って、あるプロセッサの共有メモリアク
セスに対して、他のローカルメモリのアクセスが影響を
受けないため、各プロセッサの性能向上が計れるという
効果が得られる。
セスに対して、他のローカルメモリのアクセスが影響を
受けないため、各プロセッサの性能向上が計れるという
効果が得られる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１を参照すると、本発明の一実施形態と
してのマルチプロセッサシステムの構成例が示されてい
る。本マルチプロセッサシステムは、ＣＰＵ１−１，
…，１−ｎ毎に独立したローカルブリッジ２−１，…，
２−ｎと唯一のメモリブリッジ４を有する。この各プロ
セッサシステム毎のＣＰＵもしくはExternal busを介し
て外部装置から供給される信号（データ）は、そのロー
カルブリッジに一旦供給され、その内部にて、ローカル
メモリ３−１，…，３−ｎに対するアクセスか、共有メ
モリ５に対するアクセスかを判定される。その判定結果
により、ローカルメモリに対するアクセスであればロー
カルメモリコントローラによってローカルメモリバス(L
ocal bus)に合う形に変換され、ローカルメモリにアク
セスする。また、前記判定結果が共有メモリに対するア
クセスであれば、共通メモリバス(Common bus)に出力さ
れる。
してのマルチプロセッサシステムの構成例が示されてい
る。本マルチプロセッサシステムは、ＣＰＵ１−１，
…，１−ｎ毎に独立したローカルブリッジ２−１，…，
２−ｎと唯一のメモリブリッジ４を有する。この各プロ
セッサシステム毎のＣＰＵもしくはExternal busを介し
て外部装置から供給される信号（データ）は、そのロー
カルブリッジに一旦供給され、その内部にて、ローカル
メモリ３−１，…，３−ｎに対するアクセスか、共有メ
モリ５に対するアクセスかを判定される。その判定結果
により、ローカルメモリに対するアクセスであればロー
カルメモリコントローラによってローカルメモリバス(L
ocal bus)に合う形に変換され、ローカルメモリにアク
セスする。また、前記判定結果が共有メモリに対するア
クセスであれば、共通メモリバス(Common bus)に出力さ
れる。
【００１６】図２はローカルブリッジの構成を示す。全
アドレスのうち、どの範囲をローカルメモリのアドレス
空間とし、どの範囲を共有メモリのアドレス空間とする
かを保持するアドレスレジスタ２ａを有し、このアドレ
スレジスタ２ａに保持されたデータと実際のアクセス
（ＣＰＵもしくはExternal busからのアクセス）を比較
してローカルメモリに対するバスを動作するか、Common
busを動作するかを決定する。
アドレスのうち、どの範囲をローカルメモリのアドレス
空間とし、どの範囲を共有メモリのアドレス空間とする
かを保持するアドレスレジスタ２ａを有し、このアドレ
スレジスタ２ａに保持されたデータと実際のアクセス
（ＣＰＵもしくはExternal busからのアクセス）を比較
してローカルメモリに対するバスを動作するか、Common
busを動作するかを決定する。
【００１７】さらに、ＣＰＵとExternal busのアクセス
競合制御回路２ｂを有する。このアクセス競合制御回路
２ｂは、ＣＰＵ及びExternal busとアクセス判定回路
（コンパレータ）２ｃと間に位置し、ＣＰＵ及びExtern
al busからのリードもしくはライト信号を元にして競合
状態を各デバイスに供給するレディー信号で制御する。
また、ローカルブリッジ内のメモリコントローラ２ｄは
接続するメモリの種類によりメモリアクセス信号の生成
（ＤＲＡＭであればＲＡＳ，ＣＡＳ信号の生成やリフレ
ッシュサイクルの生成など）を行う。
競合制御回路２ｂを有する。このアクセス競合制御回路
２ｂは、ＣＰＵ及びExternal busとアクセス判定回路
（コンパレータ）２ｃと間に位置し、ＣＰＵ及びExtern
al busからのリードもしくはライト信号を元にして競合
状態を各デバイスに供給するレディー信号で制御する。
また、ローカルブリッジ内のメモリコントローラ２ｄは
接続するメモリの種類によりメモリアクセス信号の生成
（ＤＲＡＭであればＲＡＳ，ＣＡＳ信号の生成やリフレ
ッシュサイクルの生成など）を行う。
【００１８】図３はメモリブリッジの構成を示す。各ロ
ーカルブリッジからのリクエスト信号を調停するアービ
タ回路４ａを有し、共有メモリにアクセスする唯一のデ
バイスを決定し、その該当デバイスに対するローカルブ
リッジに対してアクノーリッジ信号を返す。その後、メ
モリコントローラ２ｄは、実際のアクセスによるアドレ
ス、データ、リード／ライト信号等をメモリデバイスに
よるメモリアクセス信号に変換する。このメモリアクセ
ス信号に関する動作は前記ローカルブリッジ内のメモリ
コントローラと同様である。
ーカルブリッジからのリクエスト信号を調停するアービ
タ回路４ａを有し、共有メモリにアクセスする唯一のデ
バイスを決定し、その該当デバイスに対するローカルブ
リッジに対してアクノーリッジ信号を返す。その後、メ
モリコントローラ２ｄは、実際のアクセスによるアドレ
ス、データ、リード／ライト信号等をメモリデバイスに
よるメモリアクセス信号に変換する。このメモリアクセ
ス信号に関する動作は前記ローカルブリッジ内のメモリ
コントローラと同様である。
【００１９】以下、本実施の形態の動作につき具体例に
従って説明する。ＣＰＵ及びExternal busからのメモリ
空間を０番地から９９９番地までとする。ここで、０番
地から８９９番地まではローカルメモリにアクセスする
空間とし、９００番地から９９９番地まで共有メモリに
アクセスするための空間とする。
従って説明する。ＣＰＵ及びExternal busからのメモリ
空間を０番地から９９９番地までとする。ここで、０番
地から８９９番地まではローカルメモリにアクセスする
空間とし、９００番地から９９９番地まで共有メモリに
アクセスするための空間とする。
【００２０】図２のアドレスレジスタ２ａは、ローカル
メモリをアクセスする領域の開始番地と終了番地である
０及び８９９を保持し、かつ共有メモリをアクセスする
領域の開始番地と終了番地である９００及び９９９を保
持する。このアドレス空間は各プロセッサ毎に独立して
設定できるが、メモリ容量は同一である。
メモリをアクセスする領域の開始番地と終了番地である
０及び８９９を保持し、かつ共有メモリをアクセスする
領域の開始番地と終了番地である９００及び９９９を保
持する。このアドレス空間は各プロセッサ毎に独立して
設定できるが、メモリ容量は同一である。
【００２１】一つのプロセッサシステムのＣＰＵ（例え
ば１−１）からのアクセスが０から８９９番地の範囲の
アドレスであれば、他のプロセッサシステムのＣＰＵ
（例えば１−２）のアクセスによってアクセスが待たさ
れることなく動作する。すなわち、他のプロセッサシス
テムのＣＰＵ（１−２）がそのローカルメモリ（３−
２）に対してアクセスしている場合、もしくは共有メモ
リ５にアクセスしている場合、いずれの場合にもＣＰＵ
（１−１）はローカルメモリ（３−１）に対して、最大
限のパフォーマンスでアクセスできる。
ば１−１）からのアクセスが０から８９９番地の範囲の
アドレスであれば、他のプロセッサシステムのＣＰＵ
（例えば１−２）のアクセスによってアクセスが待たさ
れることなく動作する。すなわち、他のプロセッサシス
テムのＣＰＵ（１−２）がそのローカルメモリ（３−
２）に対してアクセスしている場合、もしくは共有メモ
リ５にアクセスしている場合、いずれの場合にもＣＰＵ
（１−１）はローカルメモリ（３−１）に対して、最大
限のパフォーマンスでアクセスできる。
【００２２】同様に外部デバイスからExternal busによ
ってアクセスする場合（例えば、このExternal busがPC
I busで外部デバイスがPCI busデバイス）にも、他のプ
ロセッサシステムのアクセス状況に関係なくローカルメ
モリにアクセスできる。ローカルメモリにアクセスする
ＣＰＵと外部デバイスが競合した場合にのみ、図２に示
した競合回路２ｂにより、アクセス調停によりどちらか
一方のアクセスを待たせる制御を行う。
ってアクセスする場合（例えば、このExternal busがPC
I busで外部デバイスがPCI busデバイス）にも、他のプ
ロセッサシステムのアクセス状況に関係なくローカルメ
モリにアクセスできる。ローカルメモリにアクセスする
ＣＰＵと外部デバイスが競合した場合にのみ、図２に示
した競合回路２ｂにより、アクセス調停によりどちらか
一方のアクセスを待たせる制御を行う。
【００２３】次に、共有メモリ５にアクセスする場合に
は（前記の例では９００番地から９９９番地までのアク
セス）、まずローカルブリッジ（例えば２−１）がメモ
リブリッジ５に対してリクエストを送信する。メモリブ
リッジ５は各ローカルブリッジからのリクエスト信号を
調停し、唯一のローカルブリッジ（２−１）を決定し、
そのローカルブリッジ（２−１）に対してアクノーリッ
ジ信号を返信する。その後、ローカルブリッジ（２−
１）からメモリアクセスに対するアドレス、データ、及
びリード／ライト等の信号をメモリブリッジ５に送信す
る。これに対して、メモリブリッジ５はメモリアクセス
のためのバス変換を行い、メモリアクセスを実行すると
共にローカルブリッジ（２−１）に対してレディー信号
を返信する。
は（前記の例では９００番地から９９９番地までのアク
セス）、まずローカルブリッジ（例えば２−１）がメモ
リブリッジ５に対してリクエストを送信する。メモリブ
リッジ５は各ローカルブリッジからのリクエスト信号を
調停し、唯一のローカルブリッジ（２−１）を決定し、
そのローカルブリッジ（２−１）に対してアクノーリッ
ジ信号を返信する。その後、ローカルブリッジ（２−
１）からメモリアクセスに対するアドレス、データ、及
びリード／ライト等の信号をメモリブリッジ５に送信す
る。これに対して、メモリブリッジ５はメモリアクセス
のためのバス変換を行い、メモリアクセスを実行すると
共にローカルブリッジ（２−１）に対してレディー信号
を返信する。
【００２４】次に、本発明の他の実施の形態として、そ
の基本構成を上記システムと同様としたシステムを二重
化した構成を図４に示す。すなわち、メモリブリッジに
冗長構成を行うためのバスを新たに用意し、図１で示し
た構成を１システムとみなして一方を運用系、他方を待
機系とした二重化構成（０系及び１系）をとる。
の基本構成を上記システムと同様としたシステムを二重
化した構成を図４に示す。すなわち、メモリブリッジに
冗長構成を行うためのバスを新たに用意し、図１で示し
た構成を１システムとみなして一方を運用系、他方を待
機系とした二重化構成（０系及び１系）をとる。
【００２５】この二重化構成では、共有メモリの領域を
二重化エリアとして運用系から待機系共有メモリに対し
てメモリ二重化制御を行う。冗長構成をとるメモリブリ
ッジにて、運用系及び待機系の制御を行うと共に、共有
メモリエリアのアクセスに対して、運用系は自系に対す
るメモリアクセスを行うと共に、メモリライト動作であ
れば待機系の共有メモリに対しても同時書き込みを実行
できる（リード動作時には、待機系に対してはアクセス
しない）。何らかの障害発生時には、切り替え動作によ
り、待機系が新運用系として、それ以前の状態を引き継
ぎシステムの運用を継続する。これにより、より信頼性
の高いシステムを構築できる。
二重化エリアとして運用系から待機系共有メモリに対し
てメモリ二重化制御を行う。冗長構成をとるメモリブリ
ッジにて、運用系及び待機系の制御を行うと共に、共有
メモリエリアのアクセスに対して、運用系は自系に対す
るメモリアクセスを行うと共に、メモリライト動作であ
れば待機系の共有メモリに対しても同時書き込みを実行
できる（リード動作時には、待機系に対してはアクセス
しない）。何らかの障害発生時には、切り替え動作によ
り、待機系が新運用系として、それ以前の状態を引き継
ぎシステムの運用を継続する。これにより、より信頼性
の高いシステムを構築できる。
【００２６】
【発明の効果】以上説明したように、本発明は、マルチ
プロセッサ環境において、ローカルメモリと共有メモリ
とを設け、それぞれのアドレス空間を分離することによ
りメモリアクセスに対する競合制御に関わるパフォーマ
ンス低下を抑えることを可能にする。
プロセッサ環境において、ローカルメモリと共有メモリ
とを設け、それぞれのアドレス空間を分離することによ
りメモリアクセスに対する競合制御に関わるパフォーマ
ンス低下を抑えることを可能にする。
【００２７】また本発明は、各プロセッサ固有のメモリ
領域であるローカルメモリとプロセッサ間で共有する共
有メモリとを物理的に分離し、各プロセッサ固有の処理
においてマルチプロセッサ構成を取ることによるプロセ
ッサ稼働率の低下を抑制すると共に、共有メモリにより
プロセッサ間の情報共有を容易に可能とする。
領域であるローカルメモリとプロセッサ間で共有する共
有メモリとを物理的に分離し、各プロセッサ固有の処理
においてマルチプロセッサ構成を取ることによるプロセ
ッサ稼働率の低下を抑制すると共に、共有メモリにより
プロセッサ間の情報共有を容易に可能とする。
【図１】本発明の一実施形態としてのマルチプロセッサ
システムの構成図である。
システムの構成図である。
【図２】本発明によるローカルブリッジの構成図であ
る。
る。
【図３】本発明によるメモリブリッジの構成図である。
【図４】本発明による二重化構成のマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
１−１，…，１−ｎ プロセッサ（ＣＰＵ）
２−１，…，２−ｎ ローカルブリッジ
３−１，…，３−ｎ ローカルメモリ（ＬＭ）
４ メモリブリッジ
５ 共有メモリ（ＣＭ）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｂ
Claims (8)
- 【請求項１】 マルチプロセッサ構成のシステムにおい
て、 プロセッサ毎にそのプロセッサ部だけがアクセス可能な
ローカルメモリと、 このローカルメモリを制御するローカルブリッジと、 各プロセッサ間で共有するデータを保持する共有メモリ
と、 この共有メモリを制御するメモリブリッジとを備え、 前記ローカルメモリと共有メモリにそれぞれ異なるアド
レス空間を割り当て、各メモリに対するアクセスを分離
することを特徴とするマルチプロセッサ制御システム。 - 【請求項２】 前記ローカルブリッジは、ローカルメモ
リバスと共有メモリバスに接続され、全アドレスのう
ち、ローカルメモリに対するアドレス空間と、共有メモ
リに対するアドレス空間とを異なるアドレスに割り当て
て保持するアドレスレジスタを有することを特徴とする
請求項１記載のマルチプロセッサ制御システム。 - 【請求項３】 前記ローカルブリッジは、前記ローカル
メモリにアクセスするＣＰＵとＤＭＡデバイスの調停を
行う競合制御回路を有することを特徴とする請求項１又
は２記載のマルチプロセッサ制御システム。 - 【請求項４】 前記ローカルブリッジは、前記競合制御
回路とアドレスレジスタとを比較する比較器を有し、 その比較結果に基づき前記ローカルメモリもしくは共有
メモリのアクセスを実行することを可能とすることを特
徴とする請求項３記載のマルチプロセッサ制御システ
ム。 - 【請求項５】 前記ローカルブリッジは、前記メモリブ
リッジ及び共有メモリに対するアクセスに対して、リク
エスト信号を送信でき、アクノーリッジ信号を受けるこ
とによりメモリアクセスに関する信号を送出できること
を特徴とする請求項１ないし４のいずれかに記載のマル
チプロセッサ制御システム。 - 【請求項６】 前記メモリブリッジは、複数の前記ロー
カルブリッジからのリクエスト信号を調停し、唯一のロ
ーカルブリッジを選択するためのアービタを内蔵するこ
とを特徴とする請求項１ないし５のいずれかに記載のマ
ルチプロセッサ制御システム。 - 【請求項７】 前記メモリブリッジは、唯一のローカル
ブリッジを決定するとアクノーリッジ信号をそのローカ
ルブリッジに返信すると共に、ローカルブリッジからの
メモリアクセス信号を共有メモリの種類によって信号の
変換を行いアクセス制御できることを特徴とする請求項
１ないし６のいずれかに記載のマルチプロセッサ制御シ
ステム。 - 【請求項８】 請求項１ないし７のいずれかに記載のマ
ルチプロセッサ制御システムを二重化した対と、 その対となるメモリブリッジを同期運転するための二重
化バスとを備え、 一方のメモリブリッジ及び共有メモリを運用系、他方の
メモリブリッジ及び共有メモリを待機系として制御を行
うと共に、 運用系のメモリブリッジは、自系のメモリ読み出しを実
行すると共に、書き込み時には自系及び待機系共有メモ
リに対するアクセス権を有して書き込み動作が行えるこ
とを特徴とするマルチプロセッサ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001238022A JP2003050787A (ja) | 2001-08-06 | 2001-08-06 | マルチプロセッサ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001238022A JP2003050787A (ja) | 2001-08-06 | 2001-08-06 | マルチプロセッサ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003050787A true JP2003050787A (ja) | 2003-02-21 |
Family
ID=19069013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001238022A Pending JP2003050787A (ja) | 2001-08-06 | 2001-08-06 | マルチプロセッサ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003050787A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257051A (ja) * | 1987-04-15 | 1988-10-24 | Hitachi Ltd | マルチコンピユ−タシステム |
| JPH02163848A (ja) * | 1988-12-16 | 1990-06-25 | Hitachi Ltd | 共有メモリアドレス割当方法および情報処理システム |
| JPH02252028A (ja) * | 1989-03-24 | 1990-10-09 | Nec Corp | 二重化制御方式 |
| JPH08180030A (ja) * | 1994-12-26 | 1996-07-12 | Mitsubishi Electric Corp | 複合計算機システムのメモリ装置 |
| JP2001084171A (ja) * | 1999-09-10 | 2001-03-30 | Toshiba Corp | 画像処理装置 |
-
2001
- 2001-08-06 JP JP2001238022A patent/JP2003050787A/ja active Pending
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