JPH04357548A - マルチプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ処理等に用
いられる、データメモリを内蔵したプロセッサを複数個
用いたマルチプロセッサに関するものである。

【０００２】

【従来の技術】図１０に従来のマルチプロセッサの構成
の概念を示す。図１０（ａ）は、チップの内部に中央処
理装置（ＩＣＰＵ）６０２及びデータメモリ（ＩＤＭ）
６０３を有しているプロセッサ６０１と、もう１つのプ
ロセッサ６０４とが共有メモリバス６０５を介して共有
メモリ６０６に対してお互いにアクセスを行うマルチプ
ロセッサを示す。このマルチプロセッサにおけるプロセ
ッサ間のデータ転送を行う場合は、例えば中央処理装置
（ＩＣＰＵ）６０２が、データメモリ（ＩＤＭ）６０３
のデータを共有メモリ６０６へデータ転送を行い、プロ
セッサ６０４がその共有メモリ６０６のデータを読み取
ることになる。

【０００３】また、図１０（ｂ）は、チップ内部に中央
処理装置（ＩＣＰＵ）６１２、データメモリ（ＩＤＭ）
６１３及びＤＭＡ（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃ
ｃｅｓｓ）回路６１４を有しているプロセッサ６１１と
、もう１つのプロセッサ６１５とが共有メモリバス６１
６を介して共有メモリ６１７に対してお互いにアクセス
を行うマルチプロセッサである。このマルチプロセッサ
におけるプロセッサ間のデータ転送は、プロセッサ６１
１内部にＤＭＡ回路６１４を有しているので、プロセッ
サ６１１が行うデータメモリ（ＩＤＭ）６１３に対する
データの入出力は、このＤＭＡ回路６１４を用いること
になる。

【０００４】すなわち、図１１は、図１０（ｂ）におけ
る従来のプロセッサ７０１（６１１）の概念図である。 このプロセッサ７０１は、各種演算器、レジスタ、シー
ケンサ、命令解析回路等を備えた中央演算処理装置（Ｉ
ＣＰＵ）７０２（６１２）のメモリバス７０３にデータ
メモリ（ＩＤＭ）７０４（６１３）とＤＭＡ装置７０５
（６１４）が接続されている。またメモリバス７０３は
外部メモリポート７０６を介してチップ外部のメモリデ
バイスをもアクセスできる。このプロセッサ７０１にお
けるデータメモリ（ＩＤＭ）７０４に対するデータの入
出力は、そのデータ量が多いとき通常ＤＭＡ装置７０５
を用いて行う。

【０００５】このデータ転送のやり方では、中央演算処
理装置（ＩＣＰＵ）７０２がＤＭＡ装置７０５に対して
、アドレス情報やデータ量情報を予め設定しておき、起
動命令を発すると、ＤＭＡ装置７０５が独立してＩＤＭ
７０４に対するデータ転送を始める。そのデータ量が転
送され終わるとＤＭＡ装置７０５は中央演算処理装置（
ＩＣＰＵ）７０２に割り込みをかけて転送終了を知らせ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようなマルチプロセッサでは、個々のプロセッサ内部で
生成されたデータをプロセッサ間転送を行う場合は、プ
ロセッサ外部の共有メモリに一旦書き出し、それから読
み込むこととなり、従ってこの共有メモリにデータを転
送する時間がかかるし、共有メモリバスを構築しなけれ
ばならなくなるので周辺回路が大きくなるという課題が
ある。

【０００７】請求項１の本発明（以後第１の発明という
）は、このような従来のマルチプロセッサの課題を考慮
し、共有メモリへデータを転送する時間をなくし、ハー
ドウェアの削減をも実現するマルチプロセッサを提供す
ることを目的とする。

【０００８】また、請求項２の本発明（以後第２の発明
という）は、プロセッサ内部のメモリを外部から自らの
メモリとしてアクセスを可能とするマルチプロセッサを
実現することを目的とする。

【０００９】また、請求項３の本発明（以後第３の発明
という）は、ある膨大なデータを情報処理するアプリケ
ーションプログラムにおいて、データを分割して並列処
理可能なとき等で、そのプロセッサ間のデータ転送に要
する時間を削減し、且つ共有メモリを必要としなくする
ことで、ハードウェアの削減するマルチプロセッサを提
供することを目的とする。

【００１０】また、請求項４の本発明（以後第４の発明
という）は、データを情報処理するアプリケーションプ
ログラムにおいて、その情報処理が、ある特定の処理が
時間的にパイプライン並列処理可能なときなどで、その
プロセッサ間のデータ転送に要する時間を削減し、且つ
、共有メモリを不必要とすることで、ハードウェアの削
減するマルチプロセッサを提供することを目的とする。

【００１１】

【課題を解決するための手段】第１の発明は、通常は中
央処理装置（ＩＣＰＵ）がデータメモリ（ＩＤＭ）への
アクセス権を占有しており、中央処理装置（ＩＣＰＵ）
の自らの命令でデータメモリ（ＩＤＭ）へのアクセス権
を放棄するか、または他の中央処理装置（ＥＣＰＵ）が
データメモリ（ＩＤＭ）への強制アクセス権獲得信号を
中央処理装置（ＩＣＰＵ）に送出することによって、デ
ータメモリ（ＩＤＭ）へのアクセス権が他の中央処理装
置（ＥＣＰＵ）に委譲されるマルチプロセッサである。

【００１２】第２の発明は、中央処理装置（ＩＣＰＵ）
から及びプロセッサ外部からとのデータメモリ（ＩＤＭ
）に対してのアクセスを可能とするアドレス線とデータ
線を切り替える選択手段と、選択手段を制御する制御手
段とを備え、通常は制御手段は、中央処理装置（ＩＣＰ
Ｕ）がデータメモリ（ＩＤＭ）へのアクセス権を占有す
るマスタモードとなるように選択手段を制御し、プロセ
ッサ外部によりプロセッサの特定の端子に強制アクセス
権獲得信号が付加されるか、または中央処理装置（ＩＣ
ＰＵ）が有するアクセス権委譲命令が実行されるかによ
って、制御手段は、データメモリ（ＩＤＭ）へのアクセ
ス権が前記プロセッサ外部へ委譲されるスレーブモード
となるように選択手段を制御し、プロセッサ外部から、
中央処理装置（ＩＣＰＵ）の特定の端子に、マスタモー
ド遷移信号が付加されることによって、中央処理装置（
ＩＣＰＵ）はマスターモードに状態遷移するプロセッサ
である。

【００１３】第３の発明は、複数個のプロセッサを用い
るマルチプロセッサにおいて、プロセッサ間のデータ転
送を行う場合、マルチプロセッサを構成する特定のプロ
セッサをデータ転送を司るプロセッサ　　（マスタプロ
セッサ）とし、転送相手となるプロセッサ（スレーブプ
ロセッサ）を請求項２記載のスレーブモードの状態にし
、スレーブプロセッサに内蔵されているデータメモリを
マスタプロセッサのアドレス空間に配置することで、マ
スタプロセッサとスレーブプロセッサ間、スレーブプロ
セッサ間同士とのデータ転送はマスタプロセッサ自身の
アドレス空間上でデータ移動を行うことで実現し、デー
タ転送終了後マスタプロセッサはスレーブプロセッサを
請求項２のマスタモードに状態遷移させ、スレーブプロ
セッサは転送されてきたデータに対して処理を実行する
マルチプロセッサである。

【００１４】第４の発明は、第２の発明のプロセッサを
複数個用いたマルチプロセッサにおいて、マルチプロセ
ッサを構成する第１のプロセッサのアドレス空間に第２
のプロセッサ内のデータメモリが配置され、第２のプロ
セッサのアドレス空間に第３のプロセッサ内のデータメ
モリが配置され、第１と第２のプロセッサ間のデータ転
送を行う場合、第１のプロセッサを請求項２のマスタモ
ードで動作させるマスタプロセッサとし、転送相手とな
る第２のプロセッサを請求項２のスレーブモードで動作
させるスレーブプロセッサとし、第１のプロセッサと第
２のプロセッサ間のデータ転送は、第１のプロセッサが
自身のアドレス空間上でデータ移動を行うことで実現し
、データ転送終了後マスタプロセッサはスレーブプロセ
ッサを請求項２でいうマスタモードに状態遷移させ、ス
レーブプロセッサは転送されてきたデータに対して処理
を実行し、また第２と第３のプロセッサ間のデータ転送
を行う場合、第２のプロセッサを第２の発明のマスタプ
ロセッサとしてマスタモードで動作させ、転送相手とな
る第３のプロセッサを第２の発明のスレーブプロセッサ
としてスレーブモードで動作させ、第２のプロセッサと
第３のプロセッサ間のデータ転送は、第２のプロセッサ
が自身のアドレス空間上でデータ移動を行うことで実現
し、データ転送終了後第２のプロセッサは第３のプロセ
ッサを請求項２でいうマスタモードに状態遷移させ、第
３のプロセッサは転送されてきたデータに対して処理を
実行するマルチプロセッサである。

【００１５】

【作用】第１の発明では、プロセッサ内部のデータメモ
リのアクセス権委譲により、外部のプロセッサ自身のメ
モリとして扱えるので、共有メモリへのデータを転送す
る時間をなくし、ハードウェアの削減をも実現する。

【００１６】第２の発明では、プロセッサ内部のメモリ
を外部から自身のメモリとしてアクセスを可能とする回
路を実現する。

【００１７】第３の発明では、ある膨大なデータを情報
処理するアプリケーションにおいて、データを分割して
並列処理可能なとき、そのプロセッサ間のデータ転送に
要する時間を削減し、且つ、共有メモリを必要としなく
することでハードウェアを削減する。

【００１８】第４の発明では、データを情報処理するア
プリケーションにおいて、その情報処理が、ある特定の
処理が時間的にパイプライン並列処理可能なとき、その
プロセッサ間のデータ転送に要する時間を削減し、且つ
、共有メモリを不必要とする。

【００１９】

【実施例】以下に本発明の実施例を図面を参照して説明
する。

【００２０】図１に、第１の発明によるマルチプロセッ
サの構成の概念を示す。このマルチプロセッサは、内部
に中央処理装置（ＩＣＰＵ）１０２及び数ｋｗあるいは
それ以上の大容量のＤＲＡＭ、ＳＲＡＭ等から構成され
るデータメモリ（ＩＤＭ）１０３を内蔵したプロセッサ
１０１と、プロセッサ（ＥＣＰＵ）１０４と、外部メモ
リ１０５と、それらを接続するメモリバス１０６とを備
えている。前記プロセッサ（ＥＣＰＵ）１０４のメモリ
空間上に、後述するように、外部メモリ１０５と前記デ
ータメモリ（ＩＤＭ）１０３の双方を配置することが出
来る。

【００２１】このマルチプロセッサでは、データメモリ
（ＩＤＭ）１０３に対するアクセス権は、中央処理装置
（ＩＣＰＵ）１０２は勿論、プロセッサ（ＥＣＰＵ）１
０４も有している。そして通常は、中央処理装置（ＩＣ
ＰＵ）１０２が前記データメモリ（ＩＤＭ）１０３への
アクセス権を占有しており、データメモリ（ＩＤＭ）１
０３に対するアクセス権のプロセッサ（ＥＣＰＵ）１０
４への委譲は、中央処理装置（ＩＣＰＵ）１０２から出
力されるアクセス権委譲命令を実行するか、またはプロ
セッサ（ＥＣＰＵ）１０４が強制アクセス権獲得信号を
プロセッサ１０１に送出するかにより実現されるように
なっている。後に詳しく述べる。

【００２２】なお、中央処理装置（ＩＣＰＵ）１０２が
データメモリ（ＩＤＭ）１０３へのアクセス権を占有し
ている状態は、プロセッサ外部に端子等を用いて示すよ
うになっている。そしてプロセッサ（ＥＣＰＵ）１０４
によるデータメモリ（ＩＤＭ）１０３へのアクセスは、
後に詳しく述べるように前述の端子の状態を判断して行
う。

【００２３】なお、中央処理装置（ＩＣＰＵ）１０２が
データメモリ（ＩＤＭ）１０３へのアクセス権を委譲し
ている間、中央処理装置（ＩＣＰＵ）１０２がデータメ
モリ（ＩＤＭ）１０３以外の資源を使用する命令の実行
を行うことは許される。図２、図３、図４に、第１の発
明におけるマルチプロセッサのＩＤＭ１０３へのアクセ
スの制御をフロー図で示す。

【００２４】図２のＴＹＰＥ−１は、ＩＣＰＵ１０２が
ＩＤＭ１０３へのアクセス権を獲得していて、ＩＣＰＵ
１０２自身が自らのアクセス権委譲命令を実行し、その
後プロセッサ１０１の外部端子（ＩＤＭ１０３のアクセ
ス権の状態を示す端子）を確認し、アクセス権が委譲さ
れていればＥＣＰＵ１０４がＩＤＭ１０３のアクセスを
行う場面である。

【００２５】図３、図４のＴＹＰＥ−２、ＴＹＰＥ−３
は、ＩＣＰＵ１０２がＩＤＭ１０３へのアクセス権を獲
得している最中に、ＥＣＰＵ１０４がＩＤＭ１０３をア
クセスする場面である。

【００２６】ＴＹＰＥ−２は、ＩＣＰＵ１０２がアクセ
ス権を委譲するまで、ハードウエアまたはソフトウエア
による制御で、ＥＣＰＵ１０４のＩＤＭ１０３へのアク
セスを待機し、ＩＣＰＵ１０２がアクセス権委譲命令を
実行して、アクセス権を放棄した後にＩＤＭ１０３への
アクセスを行う方法である。ハードウエアまたはソフト
ウエアによる制御は、プロセッサ１０１の外部端子（Ｉ
ＤＭ１０３のアクセス権の状態を示す端子）により行わ
れる。

【００２７】ＴＹＰＥ−３は、ＥＣＰＵ１０４がＩＣＰ
Ｕ１０２に対して強制的にアクセス権を委譲させること
でアクセス権を獲得して、ＩＤＭ１０３へのアクセスを
行う制御である。この制御は、ＥＣＰＵが強制アクセス
権獲得信号をプロセッサ１０１に送出し、プロセッサ１
０１内のＩＣＰＵ１０２は、ＩＤＭ１０３へのアクセス
権を一時放棄し、その状態をプロセッサ１０１の外部端
子（ＩＤＭ１０３のアクセス権の状態を示す端子）によ
り、ＥＣＰＵ１０４に知らせる。ＥＣＰＵ１０４は、前
記外部端子の状態を確認した後、ＩＤＭ１０３のアクセ
スを行い、その後一時獲得されていたＩＤＭ１０３のア
クセス権を放棄し、ＩＣＰＵ１０２がＩＤＭ１０３のア
クセス権を再獲得して処理を続行する。

【００２８】以上のようなマルチプロセッサにおける、
プロセッサ間のデータ転送は、データメモリ（ＩＤＭ）
１０３へのアクセス権の委譲を行うだけで実現されるこ
とになる。つまり、中央処理装置（ＩＣＰＵ）１０２で
情報処理されたデータをプロセッサ（ＥＣＰＵ）１０４
に渡すためには、中央処理装置（ＩＣＰＵ）１０２がプ
ロセッサ１０４へのアクセス権委譲命令を実行するだけ
で行え、また、プロセッサ（ＥＣＰＵ）１０４が、中央
処理装置（ＩＣＰＵ）１０２に対して情報処理されたデ
ータを転送する場合は、プロセッサ１０１に強制アクセ
ス権獲得信号を送出し、アクセス権委譲が成立すれば実
現したことになる。

【００２９】なお、プロセッサ１０４側の内蔵メモリに
対しても、データメモリ（ＩＤＭ）１０３と同様に、プ
ロセッサ１０１側からアクセス出来るようにして、両プ
ロセッサ１０１、１０４を対等にすることも出来る。

【００３０】図５に、第２の発明によるプロセッサの構
成を示す。プロセッサ２０１は、第１の発明のプロセッ
サ１０１を具体化したものであって、各種演算器、レジ
スタ、シーケンサ、命令解析回路等を備えた中央処理装
置（ＩＣＰＵ）２０２、データメモリ（ＩＤＭ）２０３
、アドレス線とデータ線を切り替える選択回路２０４、
及びデータメモリ（ＩＤＭ）２０３に対するアクセス権
の委譲を制御する制御回路２０５から構成されている。 その他は、図１の構成と同じである（図示省略）。

【００３１】このようなマルチプロセッサにおいては、
中央処理装置（ＩＣＰＵ）２０２は、データメモリ（Ｉ
ＤＭ）２０３へのアクセス権のプロセッサ外部への委譲
を実現するアクセス権委譲命令（ＩＳＬＶ命令）を実装
しており、中央処理装置（ＩＣＰＵ）２０２がデータメ
モリ（ＩＤＭ）２０３へのアクセス権を占有している状
態（マスターモード）で、その中央処理装置（ＩＣＰＵ
）２０２が、データメモリ（ＩＤＭ）２０３に対するア
クセス権委譲命令（ＩＳＬＶ命令）を出力すると、それ
は制御回路２０５に入力され、制御回路２０５は、選択
回路２０４をプロセッサ２０１の外部からの信号をデー
タメモリ（ＩＤＭ）２０３に供給するように制御を行う
。すなわち、アドレス関連の２０４ａ、２０４ｂ、書き
込み、読み取り情報関連の２０４ｃ、データ関連の２０
４ｄを外部向けに切換える。またその切換えが終了する
とプロセッサ２０１の外部にアクセス権が委譲されたこ
とを端子ＳＴを介して通知する。

【００３２】また、プロセッサ２０１の外部から強制ア
クセス権獲得信号（ＥＳＬＶ／ＲＵＮ＝１）が付加され
ると、制御回路２０５は、中央処理装置（ＩＣＰＵ）２
０２に対してその実行を一時停止させるか、または、デ
ータメモリ（ＩＤＭ）２０３へのアクセスを禁止する。 その後制御回路２０５は、選択回路２０４を上述のよう
に制御して、プロセッサ２０１の外部からの信号をデー
タメモリ（ＩＤＭ）２０３に供給するようにする（スレ
ーブモード）。またその切換えが終了するとプロセッサ
２０１の外部にアクセス権が委譲されたことを端子ＳＴ
を介して通知する。

【００３３】このような２つの要因で、アクセス権がプ
ロセッサ２０１の外部に委譲されているときに（スレー
ブモード）、その外部のプロセッサ１０４がマスタモー
ド遷移信号（ＥＳＬＶ／ＲＵＮ＝０）を出力すると、制
御回路２０５は、中央処理装置（ＩＣＰＵ）２０２から
の信号をデータメモリ２０３（ＩＤＭ）に供給するよう
に選択回路２０４を制御する。すなわち、アドレス関連
の２０４ａ、２０４ｂ、書き込み、読み取り情報関連の
２０４ｃ、データ関連の２０４ｄを中央処理装置（ＩＣ
ＰＵ）２０２向けに切換える。またその切換えが終了す
ると、中央処理装置（ＩＣＰＵ）２０２にアクセス権が
委譲され、復帰したこと（マスターモード）を端子ＳＴ
を介して通知する。

【００３４】なお、スレーブモードにおける外部プロセ
ッサ１０４からのデータメモリ（ＩＤＭ）２０３へのア
クセスの方法は、通常のメモリアクセスと同様に行う。 すなわち、プロセッサ１０４にとって、データメモリ（
ＩＤＭ）２０３は、所定番目のメモリであることになる
。そのためにチップ選択信号端子ＣＳを設けている。 上位アドレスをデコードしてこのチップ選択信号端子Ｃ
Ｓにそのデコード信号を接続すればよい。

【００３５】なお、ＷＥ端子は読み取り、書き込み情報
のためのものである。

【００３６】また、さらに、上述のような制御を行うデ
ータメモリとその制御回路などを複数個内蔵するように
してもかまわない。

【００３７】図６に、第３の発明によるマルチプロセッ
サの構成を示す。

【００３８】このマルチプロセッサは、マスタプロセッ
サ３０１と、２個のスレーブプロセッサ３０２、３０３
と、マスタプロセッサ３０１のアドレスバスの上位アド
レスのデコード回路及びデータメモリのアクセス権に関
する制御を行う制御回路３０４、３０５とにより構成さ
れている。

【００３９】このマルチプロセッサは、マスタプロセッ
サ３０１と２個のスレーブプロセッサ３０２、３０３に
よって並列処理を行うものである。スレーブプロセッサ
３０２、３０３は、上述した第２の発明のプロセッサで
構成され、データメモリを内蔵しており、そのデータメ
モリは、上述の制御方法でアクセス権をマスタプロセッ
サ３０１に委譲できるようになっている。スレーブプロ
セッサ３０２、３０３に内蔵されているデータメモリは
、それぞれ、図７のアドレス空間図に示すように、マス
タプロセッサ３０１のメモリ空間上にマッピングされて
いる。

【００４０】上述のようなマルチプロセッサにおける並
列処理は、画像処理等のある膨大な入力データを情報処
理するアプリケーションにおいて、データを分割して並
列処理可能なとき、その分割されたデータにおける処理
をスレーブプロセッサ３０２、３０３に分担させる場合
に用いられる。

【００４１】このマルチプロセッサを用いた並列処理お
ける処理の動作は次の通りである。

【００４２】分割されたデータをマスタプロセッサ３０
１自身または自ら内蔵するＤＭＡ装置を用いて各スレー
ブプロセッサ３０２、３０３に内蔵されているデータメ
モリに配分しようとする。そこで、例えば、マスタプロ
セッサ３０１は、強制アクセス権獲得信号（ＥＳＬＶ／
ＲＵＮ＝１）をスレーブプロセッサ３０２、３０３へ送
出し、スレーブモードとする。その結果、スレーブプロ
セッサ３０２、３０３のデータメモリは、マスタプロセ
ッサ３０１のメモリとして扱えるので、最初から入力デ
ータをスレーブプロセッサ３０２、３０３のデータメモ
リに格納していくことができる。スレーブプロセッサ３
０２、３０３のデータメモリ上に入力データが揃うと、
マスタプロセッサ３０１は、制御回路３０４、３０５を
介して、マスタモード遷移信号をスレーブプロセッサ３
０２、３０３へ送る。それから、スレーブプロセッサ３
０２、３０３は、アクセス権を回復し自らのデータメモ
リ上に存在する入力データに対する情報処理を夫々並列
実行する。その情報処理によって得られたデータは、デ
ータメモリ上に格納されるが、そこでスレーブプロセッ
サ３０２、３０３は、アクセス権委譲命令を実行し、Ｓ
Ｔ端子に通知する。マスタプロセッサ３０１は、制御回
路３０４、３０５を介して、その状態（ＳＴ端子）を監
視し、アクセス権委譲が成立（処理の終了）していれば
、マスタプロセッサ３０１は、スレーブプロセッサ３０
２、３０３内のデータメモリに格納されている出力デー
タにアクセスする。このような処理を繰り返し行うこと
で、アプリケーションの実行を行う。また、上述のよう
にしてスレーブプロセッサ３０２、３０３の間のデータ
転送も行うことが出来る。

【００４３】図８に、第４の発明によるマルチプロセッ
サの構成を示す。

【００４４】このマルチプロセッサは、プロセッサ５０
１〜５０３と、プロセッサ５０１、５０２のアドレスバ
スの上位アドレスのデコード回路及びデータメモリのア
クセス権に関する制御を行う制御回路５０４、５０５と
により構成されている。

【００４５】このマルチプロセッサは、プロセッサ５０
１〜５０３によって並列処理を行うものである。プロセ
ッサ５０１〜５０３は、それぞれ第２の発明のプロセッ
サで構成され、データメモリを内蔵している。そのデー
タメモリは、第２の発明で述べたような制御方法でアク
セス権を上位のプロセッサに委譲できるようになってい
る。すなわち、プロセッサ５０２、５０３に内蔵されて
いるデータメモリは、それぞれ上位のプロセッサ５０１
、５０２のメモリ空間上にマッピングされている。プロ
セッサ５０２は、データメモリとその制御回路などを２
個内蔵している。すなわち、図９に、データメモリをプ
ロセッサ１０１内部に２個内蔵した場合の構成図を示す
。制御回路や選択器、外部端子は２個のデータメモリに
対応して２種類ずつ用意されている。また、アクセス権
委譲命令も２種類用意されている。それらのメモリバス
は、一方は上位プロセッサ５０１からのアクセス用で、
もう一方は下位プロセッサ５０３へのアクセス用である
。

【００４６】なお、１個のデータメモリを使用してもこ
のような機能の実現は可能である。

【００４７】上述のようなマルチプロセッサにおける並
列処理の動作を次ぎに説明する。

【００４８】データを情報処理するアプリケーションに
おいて、その情報処理が、ある特定の処理が時間的にパ
イプライン並列処理可能なとき、その分割された処理を
各プロセッサに分担させ、出力データを下位のプロセッ
サに順次転送していくのである。

【００４９】このマルチプロセッサを用いた並列処理お
ける処理の流れは、分割された処理（プログラム）を各
プロセッサに予め配置しておき、上位のプロセッサと下
位のプロセッサ間でのデータ転送及び処理は、上記第２
の発明の方法と同じように上位のプロセッサをマスタプ
ロセッサ、下位のプロセッサをスレーブプロセッサとし
て制御することによって実現できる。例えば、プロセッ
サ５０２のデータメモリ５０２ａにプロセッサ５０１が
アクセス権を得て、自らのデータメモリからデータを転
送し、それをプロセッサ５０２が自らのデータメモリ５
０２ｂへ転送する。その後、プロセッサ５０２がプロセ
ッサ５０３のデータメモリにアクセス権をもち、自らの
データメモリ５０２ｂからプロセッサ５０３のデータメ
モリにデータを転送する等である。

【００５０】

【発明の効果】以上説明したところから明らかなように
、第１の発明によれば、プロセッサ内部のデータメモリ
のアクセス権委譲により、外部のプロセッサ自身のメモ
リとして扱えるので、共有メモリへのデータを転送する
時間をなくすことが出来、ハードウェアの削減を実現す
るマルチプロセッサを提供できる。

【００５１】第２の発明によれば、プロセッサ内部のメ
モリを外部から通常のメモリとしてアクセス可能とする
ことができる。

【００５２】第３の発明によれば、ある膨大なデータを
情報処理するアプリケーションにおいて、データを分割
して並列処理可能なとき、そのプロセッサ間のデータ転
送に要する時間を削減し、且つ、共有メモリを必要とし
なくすることでハードウェアが削減したマルチプロセッ
サを提供できる。

【００５３】第４の発明によれば、データを情報処理す
るアプリケーションにおいて、その情報処理が、ある特
定の処理が時間的にパイプライン並列処理可能なとき、
そのプロセッサ間のデータ転送に要する時間を削減し、
且つ、共有メモリを必要としなくすることが出来る。

【００５４】なお、上記本発明は、大量のデータ処理が
必要な画像処理分野でその長所を顕著に発揮する。

【図面の簡単な説明】

【図１】第１の発明によるマルチプロセッサの一実施例
のブロック図である。

【図２】第１の発明によるマルチプロセッサの動作を説
明するためのフロー図である。

【図３】第１の発明によるマルチプロセッサの動作を説
明するためのフロー図である。

【図４】第１の発明によるマルチプロセッサの動作を説
明するためのフロー図である。

【図５】第２の発明によるプロセッサの一実施例のブロ
ック図である。

【図６】第３の発明によるマルチプロセッサの一実施例
のブロック図である。

【図７】第３の発明によるマルチプロセッサのメモリマ
ップ図である。

【図８】第４の発明によるマルチプロセッサの一実施例
のブロック図である。

【図９】図８の回路の一部を示すブロック図である。

【図１０】従来のマルチプロセッサの構成の概念を示す
ブロック図である。

【図１１】図１０における従来のプロセッサの概念を示
すブロック図である。

【符号の説明】

１０１　　プロセッサ １０２　　中央処理装置（ＩＣＰＵ） １０３　　データメモリ（ＩＤＭ） １０４　　外部プロセッサ １０５　　外部メモリ ２０１　　プロセッサ ２０３　　データメモリ ２０４　　選択手段 ２０５　　制御手段 ３０１　　マスタプロセッサ ３０２、３０３　　スレーブプロセッサ３０４、３０５
　　制御手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　内部に中央処理装置（ＩＣＰＵ）及び
   データメモリ（ＩＤＭ）を内蔵したプロセッサと、前記
   プロセッサの外部に他の中央処理装置（ＥＣＰＵ）とを
   備えたマルチプロセッサにおいて、通常は前記中央処理
   装置（ＩＣＰＵ）が前記データメモリ（ＩＤＭ）へのア
   クセス権を占有しており、前記中央処理装置（ＩＣＰＵ
   ）の自らの命令で前記データメモリ（ＩＤＭ）へのアク
   セス権を放棄するか、または前記他の中央処理装置（Ｅ
   ＣＰＵ）が前記データメモリ（ＩＤＭ）への強制アクセ
   ス権獲得信号を前記中央処理装置（ＩＣＰＵ）に送出す
   ることによって、前記データメモリ（ＩＤＭ）へのアク
   セス権が前記他の中央処理装置（ＥＣＰＵ）に委譲され
   ることを特徴とするマルチプロセッサ。
2. 【請求項２】　　内部に中央処理装置（ＩＣＰＵ）及び
   データメモリ（ＩＤＭ）を内蔵したプロセッサにおいて
   、前記中央処理装置（ＩＣＰＵ）から及び前記プロセッ
   サ外部からの、前記データメモリ（ＩＤＭ）に対しての
   アクセスを可能とするアドレス線とデータ線を切り替え
   る選択手段と、前記選択手段を制御する制御手段とを備
   え、通常は前記制御手段は、前記中央処理装置（ＩＣＰ
   Ｕ）が前記データメモリ（ＩＤＭ）へのアクセス権を占
   有するマスタモードとなるように前記選択手段を制御し
   、前記プロセッサ外部により前記プロセッサの特定の端
   子に強制アクセス権獲得信号が付加されるか、または前
   記中央処理装置（ＩＣＰＵ）が有するアクセス権委譲命
   令が実行されるかによって、前記制御手段は、前記デー
   タメモリ（ＩＤＭ）へのアクセス権が前記プロセッサ外
   部へ委譲されるスレーブモードとなるように前記選択手
   段を制御し、前記プロセッサ外部から、前記中央処理装
   置（ＩＣＰＵ）の特定の端子に、マスタモード遷移信号
   が付加されることによって、前記中央処理装置（ＩＣＰ
   Ｕ）はマスターモードに状態遷移することを特徴とする
   プロセッサ。
3. 【請求項３】　　複数個のプロセッサを用いるマルチプ
   ロセッサにおいて、前記プロセッサ間のデータ転送を行
   う場合、前記マルチプロセッサを構成する特定のプロセ
   ッサをデータ転送を司るプロセッサ　　（マスタプロセ
   ッサ）とし、転送相手となるプロセッサ（スレーブプロ
   セッサ）を請求項２記載のスレーブモードの状態にし、
   前記スレーブプロセッサに内蔵されているデータメモリ
   を前記マスタプロセッサのアドレス空間に配置すること
   で、前記マスタプロセッサと前記スレーブプロセッサ間
   、前記スレーブプロセッサ間同士とのデータ転送は前記
   マスタプロセッサ自身のアドレス空間上でデータ移動を
   行うことで実現し、データ転送終了後前記マスタプロセ
   ッサは前記スレーブプロセッサを請求項２のマスタモー
   ドに状態遷移させ、前記スレーブプロセッサは転送され
   てきたデータに対して処理を実行することを特徴とする
   マルチプロセッサ。
4. 【請求項４】　　請求項２のプロセッサを複数個用いた
   マルチプロセッサにおいて、前記マルチプロセッサを構
   成する第１のプロセッサのアドレス空間に第２のプロセ
   ッサ内のデータメモリが配置され、前記第２のプロセッ
   サのアドレス空間に第３のプロセッサ内のデータメモリ
   が配置され、第１と第２のプロセッサ間のデータ転送を
   行う場合、第１のプロセッサを請求項２のマスタモード
   で動作させるマスタプロセッサとし、転送相手となる第
   ２のプロセッサを請求項２のスレーブモードで動作させ
   るスレーブプロセッサとし、前記第１のプロセッサと前
   記第２のプロセッサ間のデータ転送は、前記第１のプロ
   セッサが自身のアドレス空間上でデータ移動を行うこと
   で実現し、データ転送終了後前記マスタプロセッサは前
   記スレーブプロセッサを請求項２でいうマスタモードに
   状態遷移させ、前記スレーブプロセッサは転送されてき
   たデータに対して処理を実行し、また第２と第３のプロ
   セッサ間のデータ転送を行う場合、第２のプロセッサを
   請求項２のマスタプロセッサとしてマスタモードで動作
   させ、転送相手となる第３のプロセッサを請求項２のス
   レーブプロセッサとしてスレーブモードで動作させ、前
   記第２のプロセッサと前記第３のプロセッサ間のデータ
   転送は、前記第２のプロセッサが自身のアドレス空間上
   でデータ移動を行うことで実現し、データ転送終了後前
   記第２のプロセッサは前記第３のプロセッサを請求項２
   でいうマスタモードに状態遷移させ、前記第３のプロセ
   ッサは転送されてきたデータに対して処理を実行するこ
   とを特徴とするマルチプロセッサ。