JPH03252856A - プログラムの処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一つのプログラムをシステムに複数接続さ
れたプロセッサで並列に実行するプログラムの処理方式
に関するものである。

〔従来の技術〕

（１）従来の技術の構成の説明 第４図は、例えば「音波講座　情報科学−１６オペレー
テイング・システムの機能と構成」（１９８３年）の第
６章”主記憶装置の管理”９３”ベージング″（ｐｐ、
２１２−２２３）に示されたベージングによるアドレス
変換方式である。ベージングは仮想記憶を実現するため
の一手段である。仮想記憶を用いると実際に搭載されて
いるメモリの容量にかかわらず、仮想空間として、プロ
セッサが論理的にアドレス可能な最大の（アドレスレジ
スタが３２ビツトのプロセッサであれば４Ｇバイトの）
メモリ空間が存在するかのように扱うことができる。ま
た、１つのプロセンサ上に複数の仮想メモリ空間を設定
し、それぞれの仮想メモリ空間に各ユーザプログラムを
設定することが可能である。図において、ｌはベージン
グを用いた仮想記憶で用いられる仮想アドレスのフォー
マットであり、２のページ番号と、３のページ内ロケー
ションに分けられる。４のページ枠は実記憶装置の主記
憶上に置かれる一定の大きさのメモリ領域である。５の
ページ表は、仮想空間を管理するために使用される。ペ
ージ表５の個々の要素は、仮想アドレスのページ番号２
によってインデックスされ、主記憶上の対応するページ
枠４のページ枠番号６とページ枠４の有無を表すページ
フォールトピント７の対からなる。ＤＢＲ８はページ表
５のアドレス１０と大きさ９を示すためのＣＰＵのレジ
スタである。

ベージングを用いた仮想記憶では、ページ番号２の例え
ばｐからページ表５に格納されたページ枠の番号６の例
えばｐｆを知り、ページ枠４の中での位置を仮想アドレ
ス１のページ内ロケーション３の例えばｌによって指定
することで仮想アドレス１を主記憶上の実アドレスに変
換する。アドレス変換の過程でページフォールトピント
７が“１”の場合はページフォールト割り込みが発生す
る。

第５図は、例えばベージングによる仮想メモリ管理機構
を持つプロセッサ１６と、ディスク装置から２次記憶装
置１１とで構成されたシステムのプログラムの実行環境
を示している。１１はシステムのユーザプログラムを大
量に記憶する２次記憶装置である。１２ａ〜１２ｃはユ
ーザプログラムのオブジェクトモジュールであり、これ
らはプログラムローダによって２次記憶装置１１からプ
ロセッサ１６内の仮想空間にロードされ、プロセッサ１
６により実行される。プロセッサ１６内にはユーザプロ
グラムが実行される複数の仮想空間１３ａ〜１３ｃと主
記憶１７とが設けられ、主記憶１７には空きページ枠１
５が形成されている。

また、２次記憶装２１１内の１４は、主記憶上に乗り切
れない又は載せる必要性のないページの内容を区分けし
て記憶するスワップスペースである。

プログラムのロードは、ユーザプログラムを２次記憶装
置ｌｌからプロセッサ１６の仮想空間に読み込み、主記
憶１７上のページ枠に収まらないページについては２次
記憶装置内のスワップスペース１４に書き込むことで行
われる。スワップスペース１４に書き込んだページにつ
いてページ表５のページフォールトビットを１にしてお
くと、実行時にそのページにアクセスが行われた場合は
、プロセッサ１６の主記憶１７上に該当ページがないの
で、ページフォールト割り込みが発生する。

ページフォールト割り込みに応じてシステムを管理する
オペレーティングシステムが２次記憶装置１１のスワッ
プスペース１４から目指すページを主記憶１７上のペー
ジ枠に読み込む。

図で、例えばユーザプログラム１２ａが主記憶１７上に
存在しないページａ２にアクセスすると、ページフォー
ルト割り込みが発生する。オペレーティングシステムは
主記憶１７から空きページ枠１５を捜し、そこに２次記
憶装置１１のスワップスペース１４からページａ３の内
容１４ａを読み込み、そのページ枠１５をページ表５に
登録する。

空きページ枠１５がない場合は、ユーザプログラム１２
ａに割り当てられているページ枠４の内から１のページ
枠４を選んでその内容を２次記憶装置ｌｌのスワップス
ペース１４に書き込み、その後、空けたページ枠１５に
２次記憶装置１１からページａ２の内容を読み込む。こ
のように必要に応じて２次記憶装置１１からスワップス
ペースページｂＳ＋　　ａＺ等を読み込む操作はデマン
ドベージングとして知られている。

〔発明が解決しようとする課題〕

以上のような処理を、例えば第３図のようなローカルメ
モリを持った複数のプロセッサからなるシステムで行う
ことを考える０図で、１６ａ〜１６ｆはシステムに複数
存在するプロセッサであり、１７ａ〜１７ｆはプロセッ
サ毎に存在する前記主記憶１７にあるローカルメモリで
ある。１１はこのシステムの２次記憶装置である。シス
テムの各プロセッサ１６ａ〜１６ｆは互いにプロセッサ
間通信機構を使って通信を行うものとする。このような
構成のシステムで、複数のプロセッサ１６ａ〜１６ｆを
用いて１つのプログラムを小プログラムに分割し、各小
プログラムをそれぞれのプロセンサ１６ａ−１６ｆに並
列に実行させる場合、従来例では起動時に、全てのプロ
セッサ１６ａ−１６ｆが不要なページも含めて２次記憶
装置１１からオブジェクトモジュール１２ａ〜１２ｄを
ロードする必要がある。また、全てのプロセッサ１６ａ
〜１６ｆが同時に２次記憶装置１１からのオブジェクト
モジュール１２ａ〜１２ｃのロードを行う時には、通常
比較的低速で一度に一つのプロセッサとの人出力しか行
えない一般的なディスク装置の２次記憶装置の入出力待
ち時間は、重なって大きなオーバヘッドとなる。

また、実行時にプロセッサ１６ａ〜１６ｆが各々２次記
憶装置ｔｌｌとデマンドページングの処理を行う場合に
も、２次記憶装置１１の入出力待ち時間の重なり時間が
長くかかるという問題があった。

この発明は、このような問題点を解決するためになされ
たもので、各プロセッサには分担分のページのみをロー
ドするようにして、複数のプロセッサでプログラムを並
列に起動する際のオーバヘッドを小さくすることを目的
とする。

〔課題を解決するための手段〕

この発明においては、第１図、第２図において、プロセ
ッサ１６ａ〜１６ｃのうち１のプロセッサ１６ａに２次
記憶装２１１からプログラムの全ページをロードしくス
テップｓｌ）、他のプロセッサ１６ｂ〜１６ｃに仮想空
間１３ｆ、１３ｇを初期化しくステップＳイ）、１のプ
ロセッサ１６ａから他のプロセッサ１６ｂ、１６ｃに、
通信機構を用いて該プログラムの実行開始アドレスを転
送して実行状態としくステップＳ、）、実行上必要にな
ったプログラムのページを各地のプロセッサ１６ｂ、１
６ｃに１のプロセッサ１６ａから転送しくステップＳ＋
ｏ）、全プロセッサ１６２〜１６ｃがプログラムを分担
して並列に処理する（ステップ５１３）ようにした。

〔作用〕

この発明では、１のプロセッサ１６ａにプログラムを２
次記憶装置１１から全ページロードし、プログラムを実
行する他のプロセンサ１６ｂ。

１６ｃには、必要な時に必要な分のページのみを１のプ
ロセッサ１６ａから通信機構を介して転送する。そして
各プロセッサ１６ａ−１６ｃは並列して分担したページ
単位のプログラムを処理するので、高速処理が実現でき
、プログラム起動時のオーバヘッドを小さくすることが
できる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は、プロセッサ間通信機構としてメツセージを用
いるシステムでの、本発明に基づくプログラムローダの
実行環境を示しており、１１はプログラムが格納されて
いる２次記憶装置、１６ａは２次記憶装置１１と接続さ
れる特定のプロセッサ、１６ｂ、１６Ｃはプロセッサ１
６ａと接続されメツセージを使って通信するプロセンサ
である。

１８ａ−１８ｃは、各プロセッサ１６ａ〜１６ｃ上で最
初に実行される基本ソフトウェアであるプログラムロー
ダである。各プログラムローダ１８ａ〜１８ｃはそれぞ
れ２次記憶装置ローダ１９ａ〜１９ｃとページフォール
トサーバ２０ａ〜２０ｃのページフォールトハンドラ２
１ａ〜２１ｃの３つの部分からなる。

特定プロセッサ１６ａ内には独立した２個の仮想空間１
３ｄ、１３ｅが、その他のプロセッサ１６ｂ、１６Ｃに
は１個の仮想空間１３ｆ。

１３ｇがそれぞれ設定されている。プロセッサ１６ａ〜
１６Ｃは主記憶をそれぞれ備えている〈図示しない）。

第２図は、プログラムローダ１８ａが例えば他の２つの
プロセッサに、プログラムを並列にロードする過程を示
している。以下、第１図を参照しながら、プログラムロ
ーダの動作の流れについて説明する。全てのプロセッサ
１６２〜１６ｃはステップＳ０で待機状態にあり、まず
、ステップＳ、で特定プロセッサ１６ａの２次記憶装置
２次記憶装置ローダ１９ａが２次記憶装ｆｉｌがらユザ
プログラムのオブジェクトモジュールＡ〜Ｉを一方の仮
想空間１３ｄに全て読み込む、この時ユーザプログラム
のページは全て当該プロセッサ１６ａ内の主記憶上のペ
ージ枠に割り付け、２次記憶装置１１のディスクのスワ
ップスペース上には置かない。次に、ステップＳ２でそ
のユーザプログラムを実行する自己を含め全てのプロセ
ッサ１６ａ〜１６ｃのプログラムローダ（第１図の例で
はプロセッサ１６ａ自身とプロセッサ１６ｂ。

１６ｃのプログラムローダ）にプログラムの実行開始を
要求するメツセージｍを発行する。そしてプログラムロ
ーダ１８ａはステップＳ８のメツセージ待ち状態になる
。このメツセージｍは、ユーザプログラムに関する情報
として実行開始アドレスを含んでいる。ステップＳ３で
このメツセージｍを受は取ったプロセッサ１６ａ−１６
ｃの各プログラムローダ１８ａ−１８ｃは、ユーザプロ
グラムを実行するために仮想空間１３ｅ〜１３ｇを初期
化する。この時点ではそれらの仮想空間１３ｅ〜１３ｇ
を管理するページ表の、全てのベジフォールトビットは
１であり、仮想空間１３ｅ〜１３ｇに割り付けられてい
るページ枠は今だ存在しない（ステップＳ、）。

次にステップＳＳで各プログラムローダ１８ａ〜１８ｃ
は、受は取ったメツセージｍに格納さたユーザプログラ
ムの実行開始アドレスから処理実行を開始する。。ステ
ップＳ６で仮想空間１３ｅ〜１３ｆを管理するページ表
でページフォールトピントが１のページ枠に対するアク
セスは、ペーフォールト割り込みを発生する。最初のペ
ージフォールト割り込みは、最初に各プロセッサ１６ａ
〜１６ｃがユーザプログラムの実行開始アドレスからユ
ーザプログラムを読もうとした時点で発生する。

例えば、プロセッサ１６ｂの仮想空間１３ｆでページフ
ォールトが１の場合、割り込みによっ・てユーザプログ
ラムの実行は進行できないので中断し、プロセッサ１６
ｂのプログラムローダ１８ｂのページフォールトハンド
ラ２１ｂが起動される。

ステップＳ７でページフォールトハンドラ２１ｂは主記
憶上で空のページ枠を用意し、そのユーザプログラムの
オリジナルが存在するプロセッサ１６ａのページフォー
ルトサーバ２０ａにページの転送を要求する〔ページ転
送要求メツセージ〕ｒを発行する。そして当該ページフ
ォールトハンドラ２１ｂはメツセージ待ち状態ステップ
Ｓ、になる。メーセージｒを受は取ったプロセッサ１６
ａのページフォールトサーバ２０ａは、ステップＳ１０
でユーザプログラムのオリジナルを保持する仮想空間１
３ｄから、〔ページ転送要求メツセージ〕　ｒで指定さ
れたページ枠の内容を〔ページ転送メツセージ〕ｑを使
って、要求を出したプロセッサ１６ｂ又は１６ｃに転送
する。そして当該ページフォールトサーバ２０ａはステ
ップｓ１□のメツセージ待ち状態となる。各ページフォ
ールトハンドラ２１ａ〜２１ｃとステップＳｌｌで〔ペ
ージ転送メツセージ〕ｑで転送されたページの内容をあ
らかしめ用意しておいた空のページ枠に読み込み、ステ
ップＳＩ３でそのページ枠を対応するページ表に登録す
る。また対応するページフォールトサーバは０にする。

従って、それ以後そのべ〜ジ粋に対して仮想空間１３ｅ
〜１３ｇは自由にアクセスできる。特定プロセッサ１６
ａはステップＳｌ！の待ちからステップＳＩＯに戻り、
また実行プロセッサ１６ａ〜１６ｃはステップＳＩ３か
ら次の実行のためステップＳ６に戻り、以降、プログラ
ムがデータ領域にアクセスする場合や、プロセッサが新
しいページ枠からプログラムを読もうとした場合に発生
するページフォールトは、同様に処理され、ユーザプロ
グラムを各プロセッサ１６ａ〜１６ｃで分担して並列し
て実行し、高速に処理できる。

特定プロセッサ１６に対して実行プロセッサ１６ａ〜１
６ｃは自己が分担して処理する小プログラムについて実
行進行に伴い必要なページの転送要求、受信、処理実行
を上記フローチャートに従って実行する。即ち第１図で
各仮想空間１３８〜１３ｇの内容は処理分担に応したも
のとなっており、必ずしも同一ではない。

この実施例ではメツセージによるプロセッサ間通信機構
を持ったシステムの例を示したがプロセンサ間の通信機
構として共有メモリを使用するシステムの場合でも同様
の効果が得られる。

〔発明の効果〕

以上説明してきたように、この発明によれば、通信機構
を介して互いに接続された複数のプロセッサと、プログ
ラムを記憶した２次記憶装置とを備え、複数のプロセッ
サが２次記憶装置から前記プログラムを読み出して該プ
ログラムを並列に処理するシステムにおいて、 プロセッサのうち１のプロセッサに２次記憶装置からプ
ログラムの全ページをロードし、他のプロセッサに仮想
空間を初期化し、前記１のプロセッサから他のプロセッ
サに通信機構を用いて該プログラムの実行開始アドレス
を転送して実行状態とし、実行上必要になったプログラ
ムのページを多他のプロセッサに１のプロセンサから転
送し、全プロセッサがプログラムを分担して並列に処理
するようにして、プロセッサ間通信機構を使って実行時
にオンデマンドベージングを行うため、全てのプロセッ
サが同等に２次記憶装置にアクセスする方式に比ベプロ
グラムの起動時、実行時のオーバーヘッドが小さくなる
。

【図面の簡単な説明】

第１図は、本発明によるプログラムローダが２次記憶装
置から読み込んだプログラムを２つのプロセンサで並列
に実行する様子を示す図、第２図は、本発明によるプロ
グラムローダがプログラムをページ単位に分割して並列
に実行する過程を示す図であり、第３図は、ローカルメ
モリを持つ複数のプロセンサからなるシステムの構成国
であり、第４図は、ページングによるアドレス変換の一
例を示す図、第５図はベージングによる仮想記憶を用い
た単一プロセッサシステムにおける従来のプログラムロ
ーダの実行の様子を示す図である。 １・・・仮想アドレス、２・・・ページ番号、３・・・
ページ内ロケーション、４・・・ページ枠、５・・・ペ
ージ表、６・・・ページ枠の番号、７・・・ページフォ
ールトビット、８・・・フォーマント、９・・・ページ
表の大きさ、１０・・・アドレス、１１・・・２次記憶
装置、１２・・・オブジェクトモジュール、１３・・・
仮想空間、１４・・・スワンプスペース、１５・・・空
きページ枠、１６・・・プロセッサ、１７・・・ロカル
メモリ、１８・・・プログラムローダ、１９・・・２次
記憶装置ローダ、２０・・・ページフォールトサーバ、
２１・・・ページフォールトハンドラ。

Claims (1)

1. 【特許請求の範囲】 通信機構を介して互いに接続された複数のプロセッサと
   、プログラムを記憶した２次記憶装置とを備え、前記複
   数のプロセッサが前記２次記憶装置から前記プログラム
   を読み出し該プログラムを並列に処理するシステムにお
   いて、 前記プロセッサのうち１のプロセッサに前記２次記憶装
   置から前記プログラムの全ページをロードし、前記他の
   プロセッサに仮想空間を初期化し、前記１のプロセッサ
   から他のプロセッサに、前記通信機構を用いて該プログ
   ラムの実行開始アドレスを転送して実行状態とし、実行
   上必要になった前記プログラムのページを各他のプロセ
   ッサに１のプロセッサから転送し、全プロセッサが前記
   プログラムを分担して並列に処理するようにしたことを
   特徴とするプログラム処理方式。