JPH04104358A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータ装置に関し、特に、複
数のマイクロプロセッサを用いて、多目的に使用可能な
パーソナルコンピュータまたはワークステーションとす
るマイクロコンピュータ装置に関するものである。

〔従来の技術〕

従来、多目的に使用可能なパーソナルコンピュータまた
はワークステーションとするマイクロコンピュータ装置
は、処理能力を高めるため、複数のマイクロプロセッサ
を用いたマルチプロセッサ構成とされる。この場合、マ
イクロコンピュータ装置の複数のマイクロプロセッサの
各々のプロセッサ構成は、制御を容易とするため、汎用
性のある処理能力の高いマイクロプロセッサをマスタプ
ロセッサとし、高速算術演算、入出力制御など専用的な
処理を分担するマイクロプロセッサをスレーブプロセッ
サとして用いる構成とされる。

このように、マイクロプロセッサの一方を汎用処理のた
めのマスタプロセッサとし、他方を専用処理のためのス
レーブプロセッサとする複数のマイクロプロセッサから
構成されるマイクロコンピュータ装置において、複数の
マイクロプロセッサの間のデータ転送を行う場合には、
データ転送を行うプロセッサの制御によりデータ転送が
行なわれる。プロセッサ間のデータ転送を入出力制御の
専用処理の一部として行うと、例えば、マスタプロセッ
サからスレーブプロセッサに対してデータ転送を行う場
合にも、スレーブプロセッサの側でデータ転送処理を行
い、マスタプロッサの処理の負荷を軽減することができ
る。この場合、プロセッサ間データ転送のためのデータ
転送用プログラムは、スレーブプロセッサの側に備えら
れ、データ転送用プログラムの処理は、スレーブプロセ
ッサの入出力制御専用処理の一部として処理される。

スレーブプロセッサは、各々の専用処理のためのプログ
ラムを記憶させたＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅ
ｍ。

ｒｙ）を備える構成とするので、専用処理の内容の種類
が多くなると、ＲＯＭとして備えるプログラムが多くな
る。

なお、複数のマイクロプロセッサを備えたマイクロコン
ピュータ装置に関連する公知文献としては、例えば、特
開昭６０−１４７８６４号公報が挙げられる。

〔発明が解決しようとする課題〕

ところで、マイクロプロセッサの一方を汎用処理のため
のマスタプロセッサとし、他方を専用処理のためのスレ
ーブプロセッサとする複数のマイクロプロセッサから構
成されるマイクロコンピュータ装置においては、マスタ
プロッサの処理の負荷を軽減するため、専用処理を行う
スレーブプロセッサの側の処理の種類を多くするために
は、それぞれの専用処理のためのプログラムを記憶させ
たＲＯＭ等の不揮発性メモリを多く備える必要があり、
スレーブプロセッサ側の装置規模が大きくなるという問
題がある。

これは、スレーブプロセッサが動作するためのプログラ
ムが、電源投入後に直ちに動作可能なように全てＲＯＭ
に書き込まれていることが前提となっているためである
。スレーブプロセッサ用のプログラムメモリの全てを不
揮発性メモリしない場合にも、スレーブプロセッサ用の
メモリの一部には必ずＲＯＭを必要とし、電源投入後に
直ちにスレーブプロセッサが動作するために必要なプロ
グラムはＲＯＭに書き込まれている必要がある。

従来、スレーブプロセッサのメモリの全てを揮発性メモ
リのＲＡＭ　（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）で構成することについては考慮されていない。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、マスタプロセッサおよびスレーブプロ
セッサの複数のマイクロプロセッサを用いて構成するマ
イクロコンピュータ装置において、スレーブプロセッサ
用のプログラムメモリを揮発性メモリとし、マスタプロ
ッサの制御によりスし／−ブプロセッサ側のプログラム
メモリの内容を任意に設定し、装置規模の増加を防止し
たマイクロコンピュータ装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のマイクロコンピュー
タ装置は、メインメモリと、マスタプロセッサと、マス
タプロセッサからの指示により動作の停止および開始が
制御されるスレーブプロセッサと、スレーブプロセッサ
用の揮発性プログラムメモリと、マスタプロセッサの初
期立上げ用の不揮発性プログラムメモリであって、マス
タプロセッサの起動後、マスタプロセッサからスレーブ
プロセッサ用の揮発性プログラムメモリに、スレーブプ
ロセッサを動作させるためのプログラムを転送して、マ
スタプロセッサからスレーブプロセッサを起動して、ス
レーブプロセッサを動作させるプログラムを含むプログ
ラムメモリとを備えることを特徴とする。

また、更にアクセス制御回路を備え、該アクセス制御回
路の制御により、スレーブプロセッサを動作させるため
のプログラムは、全てをマスタプロセッサから転送して
スレーブプロセッサ用の揮発性プログラムメモリに設定
し、アクセス制御回路は、スレーブプロセッサ用の揮発
性プログラムメモリに対するマスタプロセッサからのア
クセスを禁止する制御を行うことを特徴とする。

〔作用〕

前記手段によれば、マイクロコンピュータ装置は、メイ
ンメモリと、マスタプロセッサと、マスタプロセッサか
ら指示により動作の停止および開始が制御されるスレー
ブプロセッサと、スレーブプロセッサ用の揮発性プログ
ラムメモリと、マスタプロセッサの初期立上げ用の不揮
発性プログラムメモリとを備えて構成される。マスタプ
ロセッサが初期立上げ用の不揮発性プログラムメモリに
よって、マスタプロセッサは、電源投入時に立ち上げら
れた後、マスタプロセッサからスレーブプロセッサ用の
揮発性プログラムメモリに、スレーブプロセッサを動作
させるためのプログラムを転送する。その後、マスタプ
ロセッサからスレーブプロセッサを起動して、スレーブ
プロセッサを動作を開始させる。

また、更に備えるアクセス制御回路により、マスタプロ
セッサ側およびスレーブプロセッサ側のアドレスバスお
よびデータバスをそれぞれ接続または切断を制御して、
スレーブプロセッサを動作させるためのプログラムの全
てをマスタプロセツサから転送してスレーブプロセッサ
用の揮発性プログラムメモリに設定する。アクセス制御
回路は。

スレーブプロセッサ用の揮発性プログラムメモリに対す
るマスタプロセッサからのアクセスを禁止する制御を行
う。

これより、マイクロコンピュータ装置を構成する複数の
マイクロプロセッサの内、スレーブプロセッサのプロク
ラム用メモリが全て揮発性メモリのＲＡＭであっても、
マスタプロセッサからの制御によって、電源投入時から
のスレーブプロセッサを動作可能とすることができる。

スレーブプロセッサのプログラムメモリがＲＯＭであれ
ば、電源投入時の制御は容易となるが、多くの種類の専
用処理機能をスレーブプロセッサで行うためにはＲＯＭ
容量が多くなり、スレーブプロセッサ側の装置規模が多
くなる。しかし、本発明のマイクロコンピュータ装置に
よれば、スレーブプロセッサのプログラムメモリが全て
ＲＡＭであっても、電源投入時からスレーブプロセッサ
を動作可能とすることができ、スレーブプロセッサのプ
ログラムメモリとして安価なＲＡＭを用いて、多くの種
類の専用処理機能に対応できる。

具体的に説明すると、一般に、マスタプロセッサおよび
スレーブプロセッサとなる各々のマイクロプロセッサに
は、自己の動作を停止する信号入力端子としてボルト端
子（ＨＡＬＴ端子）および内部動作を初期化し一定の手
順で動作を再開する信号入力端子としてリセット端子（
ＲＥＳＥＴ端子）を備えており、このボルト端子および
リセット端子に信号を与えてマイクロプロセッサの動作
を制御する。マスタプロセッサからスレーブプロセッサ
のボルト端子に信号を入力することにより、スレーブプ
ロセッサの動作を停止させた後、スレーブプロセッサの
揮発性プログラムメモリのＲＡＭにプログラムを転送し
、その後、マスタプロセッサからスレーブプロセッサの
りセラｌ一端子に信号を入力し、同時にボルト信号を解
除することにとにより、スレーブプロセッサはマスタプ
ロセッサから転送されたプログラムに従って動作するこ
とになる。これにより、スレーブプロセッサ用のプログ
ラムメモリとして、特にＲＯＭを用いる必要はなく、安
価のＲＡＭを用いることができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかるマイクロコンピュ
ータ装置のシステム構成を示すブロック図である。第１
図において、１はマスタプロセッサ、２はスレーブプロ
セッサ、３は第１のアドレスデコーダ回路、４はマスタ
プロセッサ用のメインメモリ、５はスレーブプロセッサ
用のプログラムメモリ、６はアクセス制御回路、７は第
２のアドレスデコーダ回路である。また、８はマスタプ
ロセッサ側のアドレスバス、９はマスタプロセッサ側の
データバス、／Ｏはスレーブプロセッサ側のアドレスバ
ス、１１はスレーブプロセッサ側のデータバスである。

また、１２はスレーブプロセッサのリセット信号線、１
３はスレーブプロセッサのボルト信号線、１４は第１の
アクセス制御信号線、１５は第２のアクセス制御信号線
である。

メインメモリ４は、マスタプロセッサ１が用いるプログ
ラムメモリおよびデータメモリとなっており、揮発性メ
モリのＲＡＭで構成されている。

また、プログラムメモリ５はスレーブプロセッサ２を動
作させるプログラムを格納するメモリとなっており、こ
のプログラムメモリも、揮発性メモリのＲＡＭで構成さ
れている。アクセス制御回路６は、マスタプロセッサ１
またはスレーブプロセッサ２が、スレーブプロセッサ用
のプログラムメモリ５をアクセスするための制御回路で
あり、マスタプロセッサ側のアドレスバス８およデータ
バス９とスレーブプロセッサ側のアドレスバス／Ｏおよ
データバス１１との間の接続切断制御を行う。

また、第１のアドレスデコーダ回路３は、マスタプロセ
ッサ１のアドレスバス８のアドレス信号をデコードし、
デコード結果により、スレーブプロセッサ２のリセット
信号線１２．スレーブプロセッサ２のホルト信号線１３
．および第１のアクセス制御信号線１４に信号を出力す
る。同様に、第２のアドレスデコーダ回路７は、スレー
ブプロセッサ２のアドレスバス／Ｏのアドレス信号をデ
コードし、デコード結果により、第２のアクセス制御信
号線１５に信号を出力する。

次に、このように構成されているマイクロコンピュータ
装置の動作を説明する。

電源投入時、マスタプロセッサ１は、別に設けられてい
る初期立上げ用の不揮発性プログラムメモリ（図示せず
）の初期立げプログラムにより初期立上げが行なわれ、
ここに含まれるプログラムに従って動作を開始する。こ
のとき、続いて、まず、マスタプロセッサ１は、スレー
ブプロセッサ２をボルト状態にするためのアドレスをア
ドレバス８に発行する。これにより、第１のアドレスデ
コーダ回路３が動作し、デコード結果に従って、ボルト
信号線１３の信号をアクティブとし、スレーブプロセッ
サ２をボルト状態とする。これにより、スレーブプロセ
ッサ２の動作は、ボルト信号線１３の信号がインアクテ
ィブとなるまで停止する。

次に、マスタプロセッサ１からプログラムメモリ５にス
レーブプロセッサ２を動作させるプログラムを転送する
ため、マスタプロセッサ１からプログラムメモリ５のア
クセスを可能とする指示を与えるアドレスを発行する。

当該アドレスが発行されると、第１のアドレスデコーダ
回路３は、これをデコードし、デコード結果により第１
のアクセス制御信線１４にアクセス制御信号を出力し、
アクセス制御回路６に供給される。これにより、アクセ
ス制御回路６が動作し、マスタプロセッサ側のアドレス
バス８およデータバス９とスレーブプロセッサ側のアド
レスバス／Ｏおよデータバス１１との間の信号接続制御
を行う。これにより、マスタプロセッサ１からプログラ
ムメモリ５のアクセスを可能となる。

マスタプロセッサ１は、次に、メインメモリ４に記憶さ
れているスレーブプロセッサ用の該当のプログラムをア
ドレスバス８．データバス９を介して読み出し、アクセ
ス制御回路６を介して、プログラムメモリ５に該当のプ
ログラムのデータ転送を行い格納する。これは、読み出
したプロゲラ］５ ムのデータをデータバス９に出力すると共に、プログラ
ムメモリ５が配置されているマスタプロセッサ１のアド
レス空間のアドレスをアドレスバス８に発生することに
より行う。第１のアドレスデコーダ回路３は、このアド
レスをデコードし、第１のアクセス制御信号線１４を介
してアクセス制御回路６に伝達すると、アクセス制御回
路６はマスタプロセッサ側のアドレスバス８とスレーブ
プロセッサ側のアドレスバス／Ｏとの間の信号接続を行
い、また、マスタプロセッサ側のデータバス９とスレー
ブプロセッサ側のデータバス１１との間の信号接続を行
い、データバスｌｏ上に載せられたデータをプログラム
メモリ５に書き込む。この動作を繰り返し行い、転送す
べき該当のプログラムを全てプログラムメモリ５に書き
込むまで続ける。

プログラムメモリ５へのプログラムの転送が終了すると
、次に、マスタプロセッサ１はスレーブプロセッサ２を
リセットするためのアドレスを発行する。これにより、
第１のアドレスデコーダ回路３はそのアドレスをデコー
トし、リセット信号線１２にスレーブプロセッサ２をリ
セットするに十分な時間だけアクティブとした↑Ｊ上セ
ツト号を出力する。その後、マスタプロセッサ１は、こ
の状態でアクティブとなったままであるボルト信号９を
インアクティブとするためのアドレスを発行すると、第
１のアドレスデコーダ回路３の動作により、ホルト信号
線１３の信号がインアクティブとなり、スレーブプロセ
ッサ２はプログラムメモリ５に既に転送されたプログラ
ムにより処理の動作を開始する。

また、マスタプロセッサ１あるいはスレーブプロセッサ
２が、第２のアドレスデコーダ回路７を動作させるアド
レスを発生すると、第２のアドレスデコーダ回路７が動
作して、このアドレスをデコードし、デコード結果によ
り、第２のアクセス制御信号線１５を介してアクセス制
御回路６に対して、アクセス制御回路６の動作を許可あ
るいは禁止する信号を供給する。これにより、マスタプ
ロセッサ１がプログラムメモリ５をアクセスすることを
許可あるいは禁止する。これは、例えば、スレーブプロ
セッサがプログラムメモリ５のプログラムにより動作を
行っている間は、マスタプロセッサ１からプログラムメ
モリ５の内容を書換えられると、スレーブプロセッサの
動作が保証できなくなるので、この場合には、マスタプ
ロセッサ１からはプログラムメモリ５のアクセスが禁止
されるようにする。

以上の実施例の説明において、マスタプロセッサ１がデ
ータ転送の制御の処理を全て行うこととしたが、ダイレ
フ１−メモリアクセスコン１−ローラを用いることによ
り、メインメモリ４からプログラムメモリ５へのプログ
ラム転送を行うようにしても良い。また、スレーブプロ
セッサ用のプログラムメモリ５に格納するプログラムの
供給源は、メインメモリ４に替えて、マスタプロセッサ
１に接続される外部記憶装置とすることもできる。この
場合にも、通常のデータ転送の制御により、外部記憶装
置からスレーブプロセッサ２用のプログラムメモリ５に
該当プログラムのデータ転送を行うことかできる。

第２図は、本発明の他の実施例にかかるマイクロコンピ
ュータ装置を説明する要部の構成を示すブロック図であ
る。第２図の要部構成のブロック回路は、第１図のブロ
ック図における一点鎖線で囲まれたブロックに置き替え
られる。第２図において、２ｏはアドレスデコーダ、２
１はデータラッチ回路、２２はアドレス比較回路、２３
はラッチされたデータ信号を出力するラッチデータ線、
２４は比較結果信号線、２５はアドレスデコード信号線
、２６はアドレス生成回路、２７はデータバスゲートで
ある。

アドレス生成回路２６は、マスタプロセッサ１側のアド
レスバス８のアドレスを受けて、プログラムメモリ５を
アクセスするためのアドレスを生成し、生成したアドレ
スは、スレーブプロセッサ２側のアドレスバス／Ｏに出
力する。データバスゲート２７は、マスタプロセッサ１
側のデータバス９とスレーブプロセッサ２側のデータバ
ス１１との間を結合し、またはデータバスの間を切断す
る。

この他の実施例において、例えば、プログラムメモリ５
のアドレスを０番地から９９番地とし、プログラムメモ
リ５に格納するプログラムは、マスタプロセッサ１のア
ドレス空間の２００番地から２９９番地に配置されてい
るものとする。マスタプロセッサ１がデータラッチ回路
２１にデータをラッチするためのアドレスをマスタプロ
セッサ側のアドレスバス８に出力すると、アドレスデコ
ーダ２０は、このアドレスをデコードし、アドレスデコ
ード信号線２５を介してデータラッチ回路２１にデータ
のラッチを指示する。このとき、マスタプロセッサ１は
データバス／Ｏに２００番地および２９９番地のアドレ
スに相当するデータ信号を出力し、この２つのデータ信
号（２００番地アドレス、２９９番地アドレス）をデー
タラッチ回路２１がラッチし、それぞれのアドレスデー
タをデータ信号線２３ａおよび２３ｂに出力する。

この後、マスタプロセッサ１がアクセスを行うために、
アドレスバス８上に２００番地から２９９番地のアドレ
スを出力すると、アドレス比較回路２２が動作し、マス
タプロセッサ１からマスタプロセッサ側のアドレスバス
８に出力されているアドレスが２００番地から２９９番
地の範囲であるときには、比較結果信号線２４がアクテ
ィブ信号となり、２００番地から２９９番地の範囲外で
あるときには、比較結果信号線２４がインアクティブ信
号となる。アドレス生成回路２６は比較結果信号線２４
からの信号を受けて、比較結果信号がアクティブとなっ
ている時は、マスタプロセッサ１側のアドレスバス８に
出力されているアドレス値から２００を減じた値をスレ
ーブプロセッサ２側のアドレスバス１ｏに出力する。ま
た、このとき、データバスゲート２７は、マスタプロセ
ッサ１側のデータバス９とスレーブプロセッサ２側のデ
ータバス１２を結合する。これにより、マスタプロセッ
サ１は、２００番地から２９９番地のアドレス領域にて
プログラムメモリ５の○番地から９９番地の領域のアク
セスを行うことが可能となる。

第３図は、別の他の実施例にかかるマイクロコンピュー
タ装置の要部の構成を示すブロック図である。第３図に
おいて、１はマスタプロセッサ、２はスレーブプロセッ
サ、８はマスタプロセッサ側のアドレスバス、９はマス
タプロセッサ側のデータバス、／Ｏはスレーブプロセッ
サ側のアドレスバス、１１はスレーブプロセッサ側のデ
ータバスである。３０はアドレスデコーダ、３１はスレ
ーブプロセッサ用のデータメモリ、３２はデータメモリ
のアドレスバス、３３はデータメモリのデータバス、３
４はアドレスデコード信号、３５はアクセス制御回路で
ある。

マスタプロセッサ１がデータメモリ３１をアクセスする
場合、マスタプロセッサ１側のアドレスバス８にデータ
メモリ３１のアドレスを出力する。

アドレスデコーダ３０は、このアドレスをデコートし、
デコートした結果をアドレスデコード信号線３４を介し
てアクセス制御回路３５に伝達する。

これにより、アクセス制御回路３５はマスタプロセッサ
１からデータメモリ３１をアクセス可能となるように、
マスタプロセッサ１側のアドレスバス８とデータメモリ
３１側のアドレスバス３２とを結合し、またマスタプロ
セッサ１側のデータバス／Ｏとデータメモリ３１側のデ
ータバス３３とを結合する。

スレーブプロセッサ２がデータメモリ３１をアクセスす
る場合も、同様にして、アクセス制御回路３５によって
スレーブプロセッサ２側のアドレスバス／Ｏとアドレス
バス３２を結合し、スレーブプロセッサ２側のデータバ
ス１２とデータバス３３を結合する。マスタプロセッサ
１から見てデータ用メモリ３１を共有メモリとしてアク
セスするかあるいはＩ／Ｏアクセスとするかは、デコー
ドする対象をマスタプロセッサ１が出力するメモリアド
レスとするか、Ｉ／Ｏアドレスとするかの違いのみであ
る。

第４図は、更に別の他の実施例にかかるマイクロコンピ
ュータ装置の要部の構成を示すブロック図である。第４
図において、■はマスタプロセッサ、２はスレーブプロ
セッサ、４はマスタプロセ＝２３ ッサ用のメインメモリ、８はマスタプロセッサ側のアド
レスバス、９はマスタプロセッサ側のデータバス、／Ｏ
はスレーブプロセッサ側のアドレスバス、１１はスレー
ブプロセッサ側のデータバス、３１はスレーブプロセッ
サ用のデータメモリである。４０はアドレスデコーダ、
４１はダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）、４２はアドレスデコード信号線、４３はスレーブ
プロセッサへのバス要求信号線、４４はマスタプロセッ
サへのバス要求信号線である。

データメモリ３１からメインメモリ４ヘデータ転送を行
う場合、スレーブプロセッサ２はダイレクトメモリアク
セスコントローラ４１を動作させるためのアドレスをス
レーブプロセッサ２側のアドレスバス／Ｏに出力すると
、アドレスデコーダ４０が当該アドレスをデコードし、
アドレスデコード信号線４２を介してダイレクトメモリ
アクセスコントローラ４１を起動する。ダイレクトメモ
リアクセスコントローラ４１は、まず、バス要求信号線
４３によりスレーブプロセッサ２にバス要求した後、ス
レーブプロセッサ２側のアドレスバス／Ｏおよびデータ
バス１１によって、データメモリ３１の読み出し動作を
行い、転送するデータを得る。次に、バス要求信号線４
４によりマスタプロセッサ１にバス要求した後、マスタ
プロセッサ側のアドレスバス８およびデータバス９によ
り、先に読み出しているデータメモリ３１からのデータ
をメインメモリ４に書き込む。また、メインメモリ４か
らデータメモリ３］へのデータ転送を行う場合は、ダイ
レクトメモリアクセスコントローラ４１の起動後、ダイ
レクトメモリアクセスコントローラ４１はバス要求信号
線４４によりマスタプロセッサ１にバス要求した後、マ
スタプロセッサ側のアドレスバス８およびデータバス９
によりメインメモリ４を読み出して転送するデータを得
る。次にバス要求信号線４３によりスレーブプロセッサ
２にバス要求した後、スレーブプロセッサ２側のアドレ
スバス／Ｏおよびデータバス１１によって、転送データ
をスレーブプロセッサ用のデータメモリ３に書き込む。

以上、本実施例のマイクロコンピュータ装置を説明した
が、本実施例および他の実施例にかかるマイクロコンピ
ュータ装置の要点をまとめれば、次のようになる。

（１）マスタプロセッサがスレーブプロセッサの動作を
任意に停止および再開させる機能を有し、スレーブプロ
セッサを動作させるためのプログラムは、スレーブプロ
セッサの動作の停止中にマスタプロセッサがスレーブプ
ロセッサのプログラムメモリとしての揮発性メモリ（Ｒ
ＡＭ）にプログラムを転送し、プログラムの転送終了の
後に、マスタプロセッサがスレーブプロセッサの動作を
再開させる。

（２）マスタプロセッサあるいはスレーブプロセッサの
指示によって、アクセス制御回路がマスタプロセッサ側
のアドレスバスおよびデータバスと、スレーブプロセッ
サ側のプログラムメモリのアドレスバスおよびデータバ
スとを、それぞれ結合しまたは切断する。これにより、
マスタプロセッサからスレーブプロセッサのプログラム
メモリのアクセスを許可し、または禁止する。

（３）スレーブプロセッサのプログラムメモリの先頭ア
ドレスのオフセット値をマスタプロセッサから任意に設
定する機能を付加する（第２図）。

これにより、メインメモリの任意位置のプログラムを、
スレーブプロセッサのプログラムメモリに容易に転送で
きる。

（４）スレーブプロセッサのデータメモリをマスタプロ
セッサのアドレス空間内に配置し、マスタプロセッサお
よびスレーブプロセッサが共にアクセス可能とする。

（５）スレーブプロセッサのデータメモリをマスタプロ
セッサの工／○アドレス空間内に配置することにより、
マスタプロセッサは、Ｉ／Ｏアクセスと同じ処理機能に
よりスレーブプロセッサのデータメモリをアクセス可能
とする。

（６）スレーブプロセッサが制御可能なダイレクトメモ
リアクセスコントローラ（ＤＭＣ）によりスレーブプロ
セッサのデータメモリのデータとマスタプロセッサのメ
インメモリとの間でデータ転送を行う。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、スレーブプロ
セッサ用のプログラムメモリを安価な揮発性メモリ（Ｒ
ＡＭ）により構成できるため、スレーブプロセッサ側の
装置規模が大きくならず、経済的であるばかりでなく、
スレーブプロセッサの動作させるためのプログラムを全
てマスタプロセッサからの転送によりスレーブプロセッ
サを与えるため、マスタプロセッサがスレーブプロセッ
サの動作により実現される機能を任意に制御可能とする
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるマイクロコンピュ
ータ装置のシステム構成を示すブロック図、 第２図は、本発明の他の実施例にかかるマイクロコンピ
ュータ装置を説明する要部の構成を示すブロック図、 第３図は、別の他の実施例にかかるマイクロコンピュー
タ装置の要部の構成を示すブロック図、第４図は、更に
別の他の実施例にかかるマイクロコンピュータ装置の要
部の構成を示すブロック図である。 図中、１・・マスタプロセッサ、２・スレーブプロセッ
サ、３・・第１のアドレスデコーダ回路、４・・・マス
タプロセッサ用のメインメモリ、５・・・スレーブプロ
セッサ用のプログラムメモリ、６・・アクセス制御回路
、７・・・第２のアドレスデコーダ回路、８・・・マス
タプロセッサ側のアドレスバス、９　・マスタプロセッ
サ側のデータバス、／Ｏ・・スレーブプロセッサ側のア
ドレスバス、１１・・スレーブプロセッサ側のデータバ
ス、１２・・スレーブプロセッサのリセット信号線、１
３・・スレーブプロセッサのボルト信号線、１４・・第
１のアクセス制御信号線、１５・・・第２のアクセス制
御信号線、２ｏ・・アドレスデコーダ、２１・・・デー
タラッチ回路、２２・・アドレス比較回路、２３・・・
ラッチされたデータ信号を出力するラッチデータ線、２
４・・比較結果信号線、２５・アドレスデコード信号線
、２６・アドレス生成回路、２７・・データバスゲート
、３０・・アドレスデコーダ、３１・・・スレーブプロ
セッサ用のデータメモリ、３２・・データメモリのアド
レスバス、３３・・データメモリのデータバス、３４　
・７１へレスデコード信号、３５　アクセス制御回路、
４０・アドレスデコーダ、４１・・・ダイレクトメモリ
アクセスコントローラ（ＤＭＡＣ）、４２・・アドレス
テコ−１−信号線、４３・・スレーブプロセッサへのバ
ス要求信号線、４４−・マスタプロセッサへのバス要求
信号線。

Claims (1)

1. 【特許請求の範囲】 １、メインメモリと、マスタプロセッサと、マスタプロ
   セッサからの指示により動作の停止および開始が制御さ
   れるスレーブプロセッサと、スレーブプロセッサ用の揮
   発性プログラムメモリと、マスタプロセッサの初期立上
   げ用の不揮発性プログラムメモリであって、マスタプロ
   セッサの起動後、マスタプロセッサからスレーブプロセ
   ッサ用の揮発性プログラムメモリに、スレーブプロセッ
   サを動作させるためのプログラムを転送して、マスタプ
   ロセッサからスレーブプロセッサを起動して、スレーブ
   プロセッサを動作させるプログラムを含むプログラムメ
   モリとを備えることを特徴とするマイクロコンピュータ
   装置。 ２、請求項１に記載のマイクロコンピュータ装置におい
   て、更にアクセス制御回路を備え、該アクセス制御回路
   の制御により、スレーブプロセッサを動作させるための
   プログラムは、全てをマスタプロセッサから転送してス
   レーブプロセッサ用の揮発性プログラムメモリに設定し
   、アクセス制御回路は、スレーブプロセッサ用の揮発性
   プログラムメモリに対するマスタプロセッサからのアク
   セスを禁止する制御を行うことを特徴とするマイクロコ
   ンピュータ装置。 ３、請求項２に記載のマイクロコンピュータ装置におい
   て、アクセス制御回路は、マスタプロセッサ側のアドレ
   スバスおよデータバスと、スレーブプロセッサ側のアド
   レスバスおよデータバスとの間の信号接続切断制御を行
   い、アクセスが禁止されたスレーブプロセッサ用の揮発
   性プログラムメモリのアクセス禁止の解除をスレーブプ
   ロセッサからの制御により行うことを特徴とするマイク
   ロコンピュータ装置。 ４、請求項１に記載のマイクロコンピュータ装置におい
   て、スレーブプロセッサ用の揮発性プログラムメモリに
   格納するプログラムは、マスタプロセッサのメインメモ
   リの記憶空間における任意の位置に配置可能とし、スレ
   ーブプロセッサ用のプログラムは、複数個をメインメモ
   リに格納し、スレーブプロセッサ用の揮発性プログラム
   メモリに転送するプログラムを複数個のプログラムのい
   ずれかとし、プログラムを切換えてスレーブプロセッサ
   を動作させることを特徴とするマイクロコンピュータ装
   置。 ５、請求項１に記載のマイクロコンピュータ装置におい
   て、更に、マスタプロセッサおよびスレーブプロセッサ
   で共用する共有メモリを備え、マスタプロセッサおよび
   スレーブプロセッサの起動後、共有メモリを介して、マ
   スタプロセッサとスレーブプロセッサとの間のデータ交
   換を行うことを特徴とするマイクロコンピュータ装置。 ６、請求項１に記載のマイクロコンピュータ装置におい
   て、更にマスタプロセッサがスレーブプロセッサ用のデ
   ータメモリを備え、マスタプロセッサおよびスレーブプ
   ロセッサの起動後、マスタプロセッサのＩ／Ｏアドレス
   空間を介して、マスタプロセッサがスレーブプロセッサ
   用のデータメモリをアクセスすることにより、マスタプ
   ロセッサとスレーブプロセッサとのデータ交換を行うを
   特徴とするマイクロコンピュータ装置。 ７、請求項６に記載のマイクロコンピュータ装置におい
   て、更にダイレクトメモリアクセスコントローラを備え
   、マスタプロセッサおよびスレーブプロセッサの各プロ
   セッサの起動後、マスタプロセッサとスレーブプロセッ
   サとのデータ交換を、スレーブプロセッサにより起動さ
   れるダイレクトメモリアクセスコントローラによりスレ
   ーブプロセッサ用のデータメモリから、マスタプロセッ
   サのメインメモリへのデータ転送あるいはその逆方向の
   データ転送により行うことを特徴とするマイクロコンピ
   ュータ装置。