JPS62274453A - マルチプロセツサ制御回路 - Google Patents
マルチプロセツサ制御回路Info
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- JPS62274453A JPS62274453A JP11846086A JP11846086A JPS62274453A JP S62274453 A JPS62274453 A JP S62274453A JP 11846086 A JP11846086 A JP 11846086A JP 11846086 A JP11846086 A JP 11846086A JP S62274453 A JPS62274453 A JP S62274453A
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- Pending
Links
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- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 244000025254 Cannabis sativa Species 0.000 description 1
- 235000012766 Cannabis sativa ssp. sativa var. sativa Nutrition 0.000 description 1
- 235000012765 Cannabis sativa ssp. sativa var. spontanea Nutrition 0.000 description 1
- 235000009120 camo Nutrition 0.000 description 1
- 235000005607 chanvre indien Nutrition 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明Ｆｉ複数Ｏプロセッサと共有メモリを有するシス
テムに於いてメインプロセッサがサブプロセッサを制御
し、共有メモリによりグーセッサ間の情報転送を行なう
装ＷｔＫ関するも■である。
テムに於いてメインプロセッサがサブプロセッサを制御
し、共有メモリによりグーセッサ間の情報転送を行なう
装ＷｔＫ関するも■である。
従来、複数のプロセッサを有するシステムの場合はそれ
ぞれ０プロセツサに専＃４ Ｃ） ＩＩＪ Ｉ’ｌｌプ
ログラムが記憶され九メそりを設け、プロセッサ間で情
報転送を行なり場合は外部インターフェイスを介して実
施してい友。
ぞれ０プロセツサに専＃４ Ｃ） ＩＩＪ Ｉ’ｌｌプ
ログラムが記憶され九メそりを設け、プロセッサ間で情
報転送を行なり場合は外部インターフェイスを介して実
施してい友。
との九め各プロセッサＯ制御方法が煩雑となりプロセッ
サ間Ｑ情報転送に時間がかかり効率があがらないという
欠点があった。
サ間Ｑ情報転送に時間がかかり効率があがらないという
欠点があった。
本発明の目的は、複数０プロセツサ０中でメインプロセ
ッサを設けることにより、プロセッサの制御プログラム
用０メモリをメインプロセッサ用Ｑみとし池Ｏ・サブプ
ロセッサはすべてメイングロセッサにより制御し、また
、共有メモリを介しプロセッサ間■清報転送を行なうこ
とにより外部インターフェイス装置をもちいることなく
処理時間を短縮したマルチプロセッサ制御回路を提供す
るととくある。
ッサを設けることにより、プロセッサの制御プログラム
用０メモリをメインプロセッサ用Ｑみとし池Ｏ・サブプ
ロセッサはすべてメイングロセッサにより制御し、また
、共有メモリを介しプロセッサ間■清報転送を行なうこ
とにより外部インターフェイス装置をもちいることなく
処理時間を短縮したマルチプロセッサ制御回路を提供す
るととくある。
本発明Ｑ目的を達成するため、本発明に於＾ては、Ｎ源
パワーオン時にシステム全体をリセットする回路と、サ
ブプロセッサに対するパワーオンシステムリセットをラ
ッチしなおかつメインプロセッサからサブプロセッサに
対しリセットをかけたり解除し九つ制御するリセット制
御回路と、メインプロセッサ０パス上に接続するメイン
グロセツサ制御プログラムが記憶されているメモリと。
パワーオン時にシステム全体をリセットする回路と、サ
ブプロセッサに対するパワーオンシステムリセットをラ
ッチしなおかつメインプロセッサからサブプロセッサに
対しリセットをかけたり解除し九つ制御するリセット制
御回路と、メインプロセッサ０パス上に接続するメイン
グロセツサ制御プログラムが記憶されているメモリと。
メインプロセッサからもサブプロセッサからもアクセス
でき転送すべき情報やサブプロセッサの制御プログラム
などを記憶させるＯに使用する共有メモリと、メインプ
ロセッサとサブプロセッサから■共有メモリに対するパ
ス獲得要求を排ｆ１１１都」御するパス競合回避回路と
、複数■プロセッサ■データパスやアドレスパスを切替
えるゲート切替回路とを有し、前記共有メモリを介し複
数グロセツｆ 間Ｏ情報転送を行ない、メインプロセッ
サはサブプロセッサに対しリセットをかけ九り解除した
りすることによりマルチプロセッサシステムｔＲ−的に
制御できるよりに構成することを特数としている。
でき転送すべき情報やサブプロセッサの制御プログラム
などを記憶させるＯに使用する共有メモリと、メインプ
ロセッサとサブプロセッサから■共有メモリに対するパ
ス獲得要求を排ｆ１１１都」御するパス競合回避回路と
、複数■プロセッサ■データパスやアドレスパスを切替
えるゲート切替回路とを有し、前記共有メモリを介し複
数グロセツｆ 間Ｏ情報転送を行ない、メインプロセッ
サはサブプロセッサに対しリセットをかけ九り解除した
りすることによりマルチプロセッサシステムｔＲ−的に
制御できるよりに構成することを特数としている。
本発明では、メインプロセッサがサブプロセッサにリセ
ットをかけている間に、サブプロセッサ用Ｄ ＩＪ Ｎ
プログラムを共有メモリにロードする。
ットをかけている間に、サブプロセッサ用Ｄ ＩＪ Ｎ
プログラムを共有メモリにロードする。
以下に、図を参照して本発明の詳細な説明する。
第１図は、本発明０マルチプロセツサ制御回路の一冥施
列を示し１１ 、２１はプロセッサで、この実施列では
１１がメインプロセッサ、２１がサブプロセッサである
。１２ハメインプロセツサＩＩＫ属するメモリでメイン
プロセッサＩＪ御プログラムが記憶されている。３１は
共有メモリでプロセッサ１１ 、２１よりアクセス可能
である。こ■共有メモリ３１は３つ■目的で使用される
１つ目はメインプロセッサが外部記憶装置間より転送す
るサブプロセッサ制御グログラムの記憶である２つ目は
プロセッサ１１とプロセッサ２１■情報転送を５ｉＩ！
施する際■情報記憶である。３つ目はプロセッサ１１と
プロセッサ２Ｉ Ｏワークエリアとしてである。
列を示し１１ 、２１はプロセッサで、この実施列では
１１がメインプロセッサ、２１がサブプロセッサである
。１２ハメインプロセツサＩＩＫ属するメモリでメイン
プロセッサＩＪ御プログラムが記憶されている。３１は
共有メモリでプロセッサ１１ 、２１よりアクセス可能
である。こ■共有メモリ３１は３つ■目的で使用される
１つ目はメインプロセッサが外部記憶装置間より転送す
るサブプロセッサ制御グログラムの記憶である２つ目は
プロセッサ１１とプロセッサ２１■情報転送を５ｉＩ！
施する際■情報記憶である。３つ目はプロセッサ１１と
プロセッサ２Ｉ Ｏワークエリアとしてである。
メインプロセッサ１１ ｕ 、メインプロセッサアドレ
スパス１４．メインプロセッサテータパス１５に！す、
メインプロセッサプログラム記憶メそり１２及び共有メ
モリ３１にアクセスする。同機にサブプロセッサ２１ハ
、サブプロセッサデータパスｎ、す゛ププロセッサアド
レスパスおを用いて共有メモリ３１にアクセスする。
スパス１４．メインプロセッサテータパス１５に！す、
メインプロセッサプログラム記憶メそり１２及び共有メ
モリ３１にアクセスする。同機にサブプロセッサ２１ハ
、サブプロセッサデータパスｎ、す゛ププロセッサアド
レスパスおを用いて共有メモリ３１にアクセスする。
メインプロセッサ１１．サブプロセッサ２１ハ、メイン
プロセッサパス獲得要求信号１７．サブプロセッサパス
獲得要求信号２５′ｆ：パス競合回避回路に出力するが
、該回路は、前記信・号１７ 、２５を受けると。
プロセッサパス獲得要求信号１７．サブプロセッサパス
獲得要求信号２５′ｆ：パス競合回避回路に出力するが
、該回路は、前記信・号１７ 、２５を受けると。
競合１に調停してマルチプレクサ制御信号３９を出力し
てデータパスマルチブレフサあ、アドレスパスマルチプ
レクサ３５を制御し、３４は、データパス１５．２２０
切り替え、３５ハアドレスパス１５ 、２３■切す替え
を行ない、共有メモリデータパス４０と■接続・切断あ
るｖｓ’ｒｉ共胃メモリアドレスパス４１．！：ＯＪＩ
続・切断を制御する。
てデータパスマルチブレフサあ、アドレスパスマルチプ
レクサ３５を制御し、３４は、データパス１５．２２０
切り替え、３５ハアドレスパス１５ 、２３■切す替え
を行ない、共有メモリデータパス４０と■接続・切断あ
るｖｓ’ｒｉ共胃メモリアドレスパス４１．！：ＯＪＩ
続・切断を制御する。
又、パワーオンリセットラッチ回路３２ ｒｉ、システ
ムのパワーがオンされると、リセットイｇ号潤をサブプ
ロセッサ２１ Ｋ入力しサブプロセラ？２１にリセット
をかける。又、同時にパワーオンリセット信号３８によ
りメインプロセッサ１１にもリセットをかける。又、メ
インプロセッサ１１１’！、 リセット制御信号によ
り、パワーオンリセットラッチ回路βを制御する。
ムのパワーがオンされると、リセットイｇ号潤をサブプ
ロセッサ２１ Ｋ入力しサブプロセラ？２１にリセット
をかける。又、同時にパワーオンリセット信号３８によ
りメインプロセッサ１１にもリセットをかける。又、メ
インプロセッサ１１１’！、 リセット制御信号によ
り、パワーオンリセットラッチ回路βを制御する。
次に１本発明■動作を淋１図、パワーオンリセットラッ
チ回路３２をさらに詳細に説明し１■図を用いて説明す
る。
チ回路３２をさらに詳細に説明し１■図を用いて説明す
る。
まずマルチプロセッサシステム■パワーオンリセット時
にパワーオンリセットラッチ回路３２によりサブプロセ
ッサ２１に対するリセットがラッチされる。それを示す
０が麻２図である。パワーオンリセット発生回路３６よ
りリセット信号３８がメインプロセッサ１１とリセット
信号ラッチ用■フリップフロップ３７に対し出力されサ
ブプロセッサ２１に対しリセット信号鴎をかけ九ままと
する。またメインプロセッサ１１は工１０ボー） １３
に定められたデータを出力することＫよりサブプロセッ
サ２１に対するリセット信号２４をオン・オフ可能であ
り、これによりメインプロセッサ１１ハサブプロセツサ
２１を制御する。薬１図に戻り、メインプロセッサ１１
はパワーオンリセット後メモリ１２より制御プログラム
を読み込みシステムイニシャライズを行なう。
にパワーオンリセットラッチ回路３２によりサブプロセ
ッサ２１に対するリセットがラッチされる。それを示す
０が麻２図である。パワーオンリセット発生回路３６よ
りリセット信号３８がメインプロセッサ１１とリセット
信号ラッチ用■フリップフロップ３７に対し出力されサ
ブプロセッサ２１に対しリセット信号鴎をかけ九ままと
する。またメインプロセッサ１１は工１０ボー） １３
に定められたデータを出力することＫよりサブプロセッ
サ２１に対するリセット信号２４をオン・オフ可能であ
り、これによりメインプロセッサ１１ハサブプロセツサ
２１を制御する。薬１図に戻り、メインプロセッサ１１
はパワーオンリセット後メモリ１２より制御プログラム
を読み込みシステムイニシャライズを行なう。
メインプロセッサ１１１’Ｓｔ共胃メモリ３１内にサブ
プロセ！、１２１ Ｄ制御プログラム（外部記憶装置力
より読み込む、）及びサブプロセッサ２１に対する情報
を記録した後、リセット制御信号１６によりサブプロセ
ッサ２１ Ｄリセットを解除する。するとサブプロセッ
サ２１は共有メモリ３１内より制御プログラムを読み込
み、あらかじめ記録してあった清報に従ってシステムＯ
制御を行なう。
プロセ！、１２１ Ｄ制御プログラム（外部記憶装置力
より読み込む、）及びサブプロセッサ２１に対する情報
を記録した後、リセット制御信号１６によりサブプロセ
ッサ２１ Ｄリセットを解除する。するとサブプロセッ
サ２１は共有メモリ３１内より制御プログラムを読み込
み、あらかじめ記録してあった清報に従ってシステムＯ
制御を行なう。
メインプロセッサ１１ 、サブプロセッサ２１とも共有
メモリ３１へ■アクセス方法は同様で、各々パス獲得要
Ｓ信号１７ 、２５をパス競合回避回路おへ出力する。
メモリ３１へ■アクセス方法は同様で、各々パス獲得要
Ｓ信号１７ 、２５をパス競合回避回路おへ出力する。
これにより調停された結果、マル牛プレクサ制御信号３
９がデータパスマルチプレクサあ、アドレスパスマルチ
プレクサ３５へ入力され共有メモリ３１ヘアクセスが可
能となる。
９がデータパスマルチプレクサあ、アドレスパスマルチ
プレクサ３５へ入力され共有メモリ３１ヘアクセスが可
能となる。
以上の実施列の説明をタイムチャートに示したＯが第３
図である。を源電圧Ｏ立ちとがりによりシステムリセッ
トが出力される。
図である。を源電圧Ｏ立ちとがりによりシステムリセッ
トが出力される。
システムリセット期間ＴａＤ後、メインプロセッサ１１
ハシステムをイニシャライズし、サブプロセッサ２１■
リセツトを解除する。
ハシステムをイニシャライズし、サブプロセッサ２１■
リセツトを解除する。
サブプロセッサ２１ Ｋ対する制御プログラムは、メイ
ンプロセッサ１ＩＶｃよって、リセットが解除されるま
でに外部記憶装置力から共有メモリ３１へロードされる
Ｏで、こ■リセット■解除によりサブプロセッサ２１は
動作可能となる。
ンプロセッサ１ＩＶｃよって、リセットが解除されるま
でに外部記憶装置力から共有メモリ３１へロードされる
Ｏで、こ■リセット■解除によりサブプロセッサ２１は
動作可能となる。
又、以上の実施列では、１つのメイングロセ・ソサと１
つのサブプロセッサ０列をあげて説明し友が本発明は、
これに限定されるもＯでなく１つ■メインプロセッサに
対して２つ以上■サブグロセツサから成る構成０も■で
あってもよい、そＱ場合には、サブプロセッサ用制御プ
ログラムメモリの節約は、より大きな効果をもたらす。
つのサブプロセッサ０列をあげて説明し友が本発明は、
これに限定されるもＯでなく１つ■メインプロセッサに
対して２つ以上■サブグロセツサから成る構成０も■で
あってもよい、そＱ場合には、サブプロセッサ用制御プ
ログラムメモリの節約は、より大きな効果をもたらす。
又、上記０サブプロセツサが２つμとある場合に・シ＾
て、サブプロセッサ０中でさらに、メイン、サブの関係
をもたせるよう構成することも可能である。
て、サブプロセッサ０中でさらに、メイン、サブの関係
をもたせるよう構成することも可能である。
以上説明したように本発明は、サブプロセッサに幻する
制御プログラムを、メインプロセッサが外部記憶装置よ
り共有メモリにロードする構成をとるので、サブプロセ
ッサ用の制御プログラムを記憶するメモリが不要になり
、又、サブプロセッサ用■制御プログラムとメインプロ
セッサ用Ｏプログラムを嘉１図ＯメモＩＪ １２に格納
する場合に比較してもマルチプレクサの数′ｔ−減らす
ことができ！ｌ全体のコンパクト化、低価格化に大きく
寄与できる。
制御プログラムを、メインプロセッサが外部記憶装置よ
り共有メモリにロードする構成をとるので、サブプロセ
ッサ用の制御プログラムを記憶するメモリが不要になり
、又、サブプロセッサ用■制御プログラムとメインプロ
セッサ用Ｏプログラムを嘉１図ＯメモＩＪ １２に格納
する場合に比較してもマルチプレクサの数′ｔ−減らす
ことができ！ｌ全体のコンパクト化、低価格化に大きく
寄与できる。
本発明によれば、メインプロセッサがサブプロセッサを
制御するので、マルチプロセッサシステム■制御がＷＥ
導となる。
制御するので、マルチプロセッサシステム■制御がＷＥ
導となる。
ま九複数のプロセッサからアクセス可能な共有メモリを
用いることによりプロセッサ間Ｏ情報転送回路をＦ１５
琳比し処理速度を上げることができ、これによっても機
語数を減らすことができる。さらにサブプロセッサＯ制
御プログラムはメインプロセッサが必要に応じ外部記憶
装置より共有メモリ０所定アドレスに転送するＱで制御
プログラムに対する医守−ｉ全も容易となる効果もある
。
用いることによりプロセッサ間Ｏ情報転送回路をＦ１５
琳比し処理速度を上げることができ、これによっても機
語数を減らすことができる。さらにサブプロセッサＯ制
御プログラムはメインプロセッサが必要に応じ外部記憶
装置より共有メモリ０所定アドレスに転送するＱで制御
プログラムに対する医守−ｉ全も容易となる効果もある
。
ａ１図は本発明■マルチプロセッサ制御回路Ｏ−実＃Ａ
列を示す回路図である。 飢２図は第１図０パワーオンリセツト・ラッチ回路３２
ｔ−さらに詳細に示す図である。 第３図は第１図Ｏ冥施列０タイムチャートである。 １１・畳メインプロセッサ １２−・メインプロセッサプログラム記憶メモリ２１−
・サププロセッサ ３１・・共有メモリ 以上
列を示す回路図である。 飢２図は第１図０パワーオンリセツト・ラッチ回路３２
ｔ−さらに詳細に示す図である。 第３図は第１図Ｏ冥施列０タイムチャートである。 １１・畳メインプロセッサ １２−・メインプロセッサプログラム記憶メモリ２１−
・サププロセッサ ３１・・共有メモリ 以上
Claims (1)
- 少なくとも１つのメインプロセッサと、該メインプロセ
ッサにより制御される少なくとも１つのサブプロセッサ
と、電源投入時のリセット信号をラッチすることにより
前記サブプロセッサにリセットをかける回路と、前記メ
インプロセッサからの指示により前記サブプロセッサに
対するリセットを制御する回路と、前記メインプロセッ
サのパスにつながり前記メインプロセッサの制御プログ
ラムを格納するメインプロセッサ専用メモリと、前記メ
インプロセッサ及び前記サブプロセッサのおのおのがそ
れぞれアクセスする共有メモリと、該共有メモリへの前
記メインプロセッサ及び前記サブプロセッサのアクセス
の競合を調停する競合回避回路とから構成されることを
特徴とするマルチプロセッサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11846086A JPS62274453A (ja) | 1986-05-23 | 1986-05-23 | マルチプロセツサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11846086A JPS62274453A (ja) | 1986-05-23 | 1986-05-23 | マルチプロセツサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274453A true JPS62274453A (ja) | 1987-11-28 |
Family
ID=14737200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11846086A Pending JPS62274453A (ja) | 1986-05-23 | 1986-05-23 | マルチプロセツサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319562A (ja) * | 1995-12-21 | 1997-12-12 | Mitsubishi Electric Corp | 複合計算機システム及び複合計算機システムへのインストール／アンインストール方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176761A (ja) * | 1982-04-12 | 1983-10-17 | Casio Comput Co Ltd | マルチプロセツサシステムにおける起動回路 |
-
1986
- 1986-05-23 JP JP11846086A patent/JPS62274453A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176761A (ja) * | 1982-04-12 | 1983-10-17 | Casio Comput Co Ltd | マルチプロセツサシステムにおける起動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319562A (ja) * | 1995-12-21 | 1997-12-12 | Mitsubishi Electric Corp | 複合計算機システム及び複合計算機システムへのインストール／アンインストール方法 |
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