JPH03164962A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、マルチプロセッサシステムにおけるメモリ
制御方式に関するものである。

［従来の技術］ 第３図は例えば“旧ｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　Ｃ
ｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ”　（１−１
ａｒｏｌｄ　Ｓ、５ｔｏｎｅ著、　１９８７年Ａｄｄｊ
ｓｏｎ　Ｗｅｓｌｅｙ発行、　ｐｐ、２９９−３０３）
に記述されているような従来のマルチプロセッサシステ
ムの要部を示す構成図であり、ｌａ、ｌｂ、ｌｃ、ｌｄ
はそれぞれＣＰＵ　（プロセッサ）、２は主記憶装置で
あり、３はどのＣＰＵが後述するメモリバス４を使うか
を制御するバス制御回路、４は各Ｃ１）Ｕ　１　ａ〜１
ｄと主記憶装置２との間でデータ（２） 及び７１−レスの転送や、各ＣＰＵ］ａ〜１ｄとバス制
御回路３との間でバスの獲得のための制御信号−を転送
するメモリバスである。

第４図は、ページングによる仮想記憶方式を実現すると
きに論理アドレスから実アドレスへのアドレス変換に用
いる一般的なページテーブルを示す図であり、ｆｆ１ｆ
ＩＩ！８化して説明に必要な部分のみ示したものである
。ページテーブル８内の８ｉ１はページの番号を示すペ
ージ枠番号、８ｂはそのページ枠番号８ａで示されるペ
ージが主記憶装置２上にあるかどうかを示すページフォ
ルトビットで、そのページが主記憶装置２上にあれば′
０′であり、なければ１１′になる。このようなページ
テーブル８は、ＣＰ　Ｕ上で動作しているプログラム１
つにつき１つ主記憶装置２上に作られる。

この例のように４台のＣＰＵで１つのプログラムを実行
する場合は同じページテーブルを４台のＣＰＵが共有す
るものとする。

次に動作について説明する。ここではＣＰＵ１ａの動作
を中心に、主記憶装置２内のデータを（３） アクセスする動作を説明する。なお、この例では、実記
憶方式ではなく、ページングによる仮想記憶方式を用い
ているものとする。公知の技術であるページングによる
仮想記憶方式については、例えば“オペレーティング・
システムの機能と構成″（高橋延匡　他著、　１９８３
年９月　岩波書店発行、　ｐｐ、２０９−２３３）に説
明がある。

主記憶装置２内のデータをアクセスするには先ず、ＣＰ
　Ｕ　１　ａはメモリバス４にバス要求信号・を出す。

バス制御回路３はその信号を受は取り、他のＣＰＵ］、
ｂ〜１ｄがメモリバス４を使っているかどうか調べる。

他のＣＰＵ１ｂ〜１ｄがメモリバス４を使っていなけれ
ば、バス制御回路３はＣＰ　Ｕ　ｌ’　ａに対してバス
使用許可信号を出す。

ＣＰ　Ｕ　１　ａはバス使用許可信号を受は取ると。

メモリバス４にデータのアドレスを出し、主記憶装置２
のデータにアクセスする。他のＣＰＵ１ｂ〜１ｄがメモ
リバス４を使っている場合には、ＣＰ　Ｕ　１　ａはメ
モリバス４が空くまで待ち、メモリバス４が空いたらメ
モリバス４にデータの（Ａ　　） アドレスを出し、主記憶装置２のデータにアクセスする
。

データにアクセスする時には、ページテーブル８を調べ
て、アクセスするデータを含むページが主記憶装置２内
に存在するかどうかを調べる。つまり、該当するデータ
を含むページ枠番号８ａのページフォルトビット８ｂが
′０′のとき（主記憶装置２に該当するデータを含むペ
ージがあったとき）は、そのまま主記憶装置２にアクセ
スし、該当するデータを含むページ枠番号８ａのページ
フォルトビット８ｂが′１′のとき（主記憶装置２に該
当するデータを含むページがなかったとき）は、外部記
憶装置から主記憶装置２にそのデータを含むページを読
み込み、データにアクセスする。

［発明が解決しようとする課題］ 従来のマルチプロセッサシステムにおけるメモリ制御方
式は以上のようになされており、主記憶装置へのアクセ
スがそれほど頻繁に起こらないときはメモリバスを他の
ＣＰＵが使っていない確率の方が高いので、メモリバス
の使用許可を得るために待たされることはあまりないが
、ＣＰＵの数が多い場合や、それぞれのＣＩ）　Ｕがベ
クトル演算装置のような高速に大量のデータを処理する
機能を持ち、それらが−度に動作するような場合には、
主記憶装置に対するアクセスが頻繁に起こり、メモリバ
スの使用頻度が高くなってメモリバスの使用許可を得る
ために待たされる確率が高くなり、性能が低下するとい
う問題点があった。

この発明はＬ記のような問題点を解消するためになされ
たもので、マルチプロセッサシステムにおいて、並列処
理を行なうときにメモリバスの負荷を軽減し、効率の良
いメモリアクセスを可能とすることを目的とする。

［課題を解決するための手段］ この発明に係るメモリ制御方式は、主記憶装置を複数の
主記憶サブシステムに分割して制御する主記憶サブシス
テム制御回路と、各プロセッサを複数のグループに分け
て各グループ毎にどのプロセッサがバスを使用するかを
制御するバス制御回路と、各主記憶サブシステム及び各
プロセッサグループ毎のバスを備えるとともに、主記憶
装置のアクセスモードとして通常実行モードと並列実行
モードの２つの制御モードを設定するためのモードフラ
グを設けたものである。

［作用］ この発明における主記憶装置の制御は、モードフラグ、
例えば並列実行モードフラグが′Ｏｎ′場合は並列実行
モードで行われ、並列実行モードフラグがｏ　ｆ　ｆ″
の場合は通常の実行モードで行われる。並列実行モード
では、主記憶装置は複数の主記憶サブシステムに分割さ
れて制御されるとともに、全てのプロセッサをいくつか
のグループに分けて、データの読み込み時には１つのプ
ロセッサグループは１つの主記憶サブシステムからのみ
データを読み込み、データの書き出し時には書き出すデ
ータを持っている全ての主記憶サブシステムにデータを
書き出すように制御する。通常実行モードでは主記憶装
置を分割せず、１つの主記憶装置に全てのプロセッサが
アクセスするよう（７） に制御する。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は本実施例の要部を示す構成図であり。

図において、ｌａ、ｌｂ、ｌｃ、ｌｄはそれぞれＣＰＵ
、２は主記憶装置であり、この主記憶装置２は２つの主
記憶サブシステム２ａ、２ｂに分割されている。３ａ、
３ｂはどのＣＰＵが下記のメモリバス４ａ、４−ｃを使
うかを制御するバス制御回路、４．ａ、４．ｃは各ＣＰ
　Ｕ　１．　ａ−１ｄと後述する主記憶サブシステム制
御回路６との間でデータ及びアドレスの転送や、各ＣＰ
ＵＩ　ａ〜１ｄとバス制御回路３ａ、３ｂとの間でバス
の獲得のための制御信号を転送するメモリバス、４ｂ、
４ｄは主記憶装置２と主記憶サブシステム制御回路６と
の間でデータ及びアドレスの転送を行うメモリバス、６
は主記憶サブシステム制御回路で、７はこの主記憶サブ
システム制御回路６内にあり、主記憶装置２の制御モー
ドを変えろ並列実行モードフ（８） ラグであり、通常実行モードの時は’ｏｆｆ’であり、
並列実行モードの時には′Ｏｎ′になる。

この実施例では、４つのＣＰＵ１ａ〜１ｄから成るマル
チプロセッサシステムで、並列実行モードでは主記憶装
置２を２つの主記憶サブシステム２ａ、２ｂに分割して
制御する。

第２図は、簡略化して説明に必要な部分のみ示した本実
施例におけるページテーブルの図であり、ページテーブ
ル８内の８８はページの番号を示すページ枠番号、８ｂ
はそのページ枠番号８ａで示されるページが主記憶装置
２上にあるかどうかを示すページフォル１ヘビツトで、
そのページが主記憶装置２上にあれば０′であり、なけ
れば１１′になる。８ｃは従来例のものからの拡張した
点で、そのページ枠番号８ａで示されるページが他の主
記憶サブシステム内にも存在しているかどうかを示すシ
ェア／プライベート（ｓｈａｒｅ／ｐｒｉｖａｔｅ）ビ
ットであり、そのページが他の主記憶サブシステムにも
存在するときは１′になり、そのページが自分の主記憶
サブシステムにしか存在しないときは０′になる。

上記ページテーブル８は、ＣＩ）　Ｕ上で動作している
プログラム１つにつき１つ主記憶サブシステム内に作ら
れる。この例のように４台のＣＰ　Ｕで１つのプログラ
ムを実行する場合は、各ＣＰ　Ｕが１つずつそのプログ
ラム用のページテーブルを持っても良いのだが、通常実
行モードではそれらの内容が４つとも同じものになるの
で、同じページテーブル８を４台のＣＩ）　Ｕが共有す
るものとし、並列実行モードではＣＰ　Ｕ　Ｊ、、　ａ
のページテーブルとＣＰＵ１ｂのページテーブルの内容
は同じものになり、ＣＰ　ＬＪ　１．　ｃのページテー
ブルとＣＰＵ１ｄのページテーブルの内容は同じものに
なるので、ＣＰＵＩａとＣＰＵ１ｂは同じページテーブ
ル８−１を２台のＣＰＵで共有し、ＣＰＵ１ｃとＣｉ）
　Ｕ　］、　ｄは同じページテーブル８−２を２台のＣ
ＰＵで共有するものとする。

次に動作について説明する。

この発明におけるメモリ制御方式は、主記憶装置の制御
モードを２通り設け、場合に応じてモードを変更し主記
憶の制御方式を変える。このモードの設定は、モードを
変更する特定の命令を計算機に持たせ、並列実行を行な
う任意のＣＩ）　Ｕが並列実行モードに設定し、並列実
行モードに設定したＣＰＵが通常実行モードに戻す。な
お、並列実行を行なうＣＰ　ｔＪのうち、全体のＣＩ）
　Ｕを制御するマスターＣＰＵがあればマスターＣＰＵ
が並列実行モードに設定し、並列モードでの実行が終っ
たらマスターＣＰＵが通常実行モードに戻すようにする
。プログラム中のどの部分を並列モードで実行するのか
を決めるのは、コンパイラがプログラム中からモードを
変更すべき部分を見付は出してモード変更の命令を挿入
するか、ユーザーが自らプログラム中にモード変更の命
令を挿入することによって行なう。

並列実行モードの時は主記憶装置２を主記憶サブシステ
ム２ａ、２ｂの２つに分割してそれぞれ１つの主記憶装
置であるかのように動作する。つまり、主記憶装置２が
Ｏから２Ｎ−１までの実アドレス領域を持っていた場合
、主記憶サブシステ（１１） ム２ａは０からＮ−１までの実アドレス領域を持ち、主
記憶サブシステム２ｂはＮから２Ｎ−１までの実アドレ
ス領域を持つ主記憶装置として動作する。

このとき、今まで４つのＣＰＵ１ａ〜１ｄで共有して使
っていたページテーブル８のコピーを作り、１つをＣＰ
Ｕ１ａ、］、ｂが共有して使うページテーブル８−１、
もう１つをＣＰＵ１ｃ、ｌｄが共有して使うページテー
ブル８−２とする。ここで、１つの主記憶サブシステム
の実アドレス領域は主記憶装置２が持っている領域の１
７２になり、ＣＰＵ］ａ、ｌｂからは並列実行モードに
入る前に主記憶サブシステム２ｂ内にあったページへの
アクセスができなくなっているため、ページテーブル８
−１の中の、主記憶サブシステム２ｂ内に入っていたペ
ージ枠番号のページフォルトビット８ｂ−１を１１１に
する。同様に、ＣＰＵ１ｃ、ｌｄからは主記憶サブシス
テム２ａ内にあったページへのアクセスができなくなっ
ているため、ＣＰＵ１ｃ、ｌｄ用のページテーブル８−
ｆ　１９） ２の中の、主記憶サブシステム２ａ内に入っていたペー
ジ枠番号のページフォルトビット８ｂ−２を′１′にす
る。そして、並列実行モード中は、ＣＰＵ１ａ、ｌｂが
アクセスする実アドレスは主記憶サブシステム２ａのみ
に、ＣＰＵＩ　ｃ、１．ｄがアクセスする実アドレスは
主記憶サブシステム２ｂのみになるようにアドレス変換
を行なう。また、ページテーブルをコピーする際に新し
く作ったページテーブルのアドレスを主記憶装置２内の
どこかに保存しておき、ページテーブルを置くページは
全てのＣＰＵ１ａ〜１ｄからアクセスできるように制御
することによって、ページテーブル８−２をＣＰＵ１ａ
、ｌｂからもアクセスできるようにし、ページテーブル
８−１をＣＰＵ１ｃ。

１ｄからもアクセスできるようにしておく。

並列実行モードでデータを読み込むときは、ＣＰＵ１ａ
、ｌｂは主記憶サブシステム２ａからデータを読み込み
、ＣＰＵ１ｃ、１ｄは主記憶サブシステム２ｂからデー
タを読み込む。一方、データを書き出すときは、ＣＰＵ
１ａ、ｌｂは主記憶サブシステム２ａに書き出すが、そ
のときに主記憶サブシステム２ｂの内容を調べて、主記
憶サブシステム２ｂ内に同じデータがあれば主記憶サブ
システム２ｂにもデータを書き出す。同様に、ＣＰ　Ｕ
　１．　ｃ、１ｄは主記憶サブシステム２ｂに書き出す
が、そのとき主記憶サブシステム２ａの内容を調べて、
主記憶サブシステム２ａ内に同じデータがあれば主記憶
サブシステＡ　２　ａにもデータを書き出す。

ここでは、ＣＰＵ１ａの動作を中心に、データの読み込
みと書き出しに分けて動作を詳細に説明する。

ＣＰ　Ｕ　１　ａがデータを読み込むときは先ず、メモ
リバス４ａを通してバス制御回路３ａと主記憶サブシス
テム制御回路６にバス要求信号を出す。

バス制御回路３ａはＣＰＵ１ａからのバス要求信号を受
は取ると、ＣＰＵ１ｂがメモリバス４ａを使っていない
かどうかを調べ、使っていなければメモリバス４ａを通
してＣＰＵ１ａにバス使用許可信号を出す。主記憶サブ
システム制御回路６はＣＰＵ１ａからのバス要求信号を
受は取ると、ＣＰ　Ｕ　ｉ　ｃ、１ｄがメモリバス４ｂ
を使っていないかどうかを調べ、使っていなければメモ
リバス４ａを通してＣＰ　Ｕ　ｉ　ａにバス使用許可信
号を出す。両方のメモリバス４．ａ、４ｂの使用許可信
号が得られなかった場合は、両方のメモリバス４ａ、４
ｂが空くまで待つ。両方のメモリバス４ａ、４ｂの使用
許可信号が得られたら、ＣＰ　Ｕｌａはメモリバス４ａ
を通して主記憶サブシステム制御回路６に対してデータ
のアドレスを出力し、主記憶サブシステム２ａからメモ
リバス／ｌｂ。

４ａを通してデータを読み込む。

このとき、ページテーブル８−１を調べて、該当するデ
ータを含むページ枠番号のページフォルトビット８ｂ−
１が′１′のとき（主記憶サブシステム２ａに該当する
データを含むページがなかったとき）は、主記憶サブシ
ステム２ｂのページテーブル８−２を調べて、該当する
データを含むページ枠番号のページフォル］−ピッｌ−
８ｂ　−２が′０′のとき（主記憶サブシステム２ｂに
該当Ｃ１５） するデータを含むページがあったとき）は、主記憶サブ
システム２ｂから主記憶サブシステム２ａにそのデータ
を含むページをコピーしてきて、主記憶サブシステム２
ａ、２ｂ両方のページテーブル８−１．８−２の該当す
るデータを含むページ枠番号のシェア／プライベートビ
ット８　ｃ−１。

８ｃｍ２を１１′にして、データを読み込む。また、主
記憶サブシステム２ａ、２ｂの両方のページテーブル８
−１．８−２の該当するデータを含むページ枠番号のペ
ージフォルトビット８ｂ−１，８ｂ−２が′１′のとき
（両方の主記憶サブシステム２ａ、２ｂ内に該当するデ
ータを含むページがなかったとき）には、外部記憶装置
から主記憶サブシステム２ａにそのデータを含むページ
を読み込んできて、主記憶サブシステム２ａのページテ
ーブル８−１の該当するデータを含むページ枠番号のシ
ェア／プライベートビット８ｃｍ１を１０′にして、デ
ータを読み込む。

データを書き出すときは先ず、メモリバス４ａを通して
バス制御回路３ａと主記憶サブシステム（１６） 制御回路６にバス要求信号を出す。バス制御回路３ａは
ＣＰＵ１ａからのバス要求信号を受は取ると、ＣＰＵ１
ｂがメモリバス４ａを使っていないかどうかを調べ、使
っていなければメモリバス４ａを通してＣＰＵ１ａにバ
ス使用許可信号を出す。主記憶サブシステム制御回路６
はＣＰ　Ｕ　］、　ａからのバス要求信号を受は取ると
、ＣＰＵＩＣ１１ｄがメモリバス４ｂを使っていないか
どうかを調べ、使っていなければメモリバス４ａを通し
てＣＰ　Ｕ　ｌ　ａにバス使用許可信号を出す。両方の
メモリバス４ａ、４ｂの使用許可信号が得られなかった
場合は、両方のメモリバス４ａ、４ｂが空くまで待つ。

両方のメモリバス４ａ、４ｂの使用許可信号が得られた
ら、ＣＰ　Ｕ　１　ａはメモリバス４ａを通して主記憶
サブシステム制御回路６に対してデータのアドレスを出
力し、メモリバス４ａ。

４ｂを通してデータを書き出す。

データの書き出しの際には、主記憶装置２内のデータの
一貫性を保つため、主記憶サブシステム２ｂの内容を調
べて、主記憶サブシステム２ｂ内に同じデータがあれば
主記憶サブシステム２ｂにもデータを書き出す必要があ
る。すなわち、主記憶サブシスデム２ｂのページテーブ
ル８−２を調べ、該当するデータを含むページ枠番号の
ページフォルトビット８ｂ−２が′０′のとき（主記憶
サブシステム２ｂ内に該当するデータを含むページがあ
るとき）は、主記憶サブシステム２ａだけでなく、主記
憶サブシステム２ｂにもデータを書き出すようにしなく
てはならない。

そこで、ページテーブル８−１を調べて、該当するデー
タを含むページ枠番号のページフォルトビット８ｂ−１
が′１″のとき（主記憶サブシステム２ａに該当するデ
ータを含むページがなかったとき）は、主記憶サブシス
テム２ｂのページテーブル８−２を調べて、該当するデ
ータを含むページ枠番号のページフォル１〜ビット８ｂ
−２が′０′のとき（主記憶サブシステム２ｂに該当す
るデータを含むページがあったとき）は、主記憶サブシ
ステム２ｂから主記憶サブシステム２ａにそのデータを
含むページをコピーしてきて、主記憶すブシステム２ａ
、２ｂ両方のページテーブル８−１．８−２の該当する
データを含むページ枠番号のシェア／プライベートビッ
ト８ｃｍ１゜８ｃｍ２を１′にして、主記憶サブシステ
ム２ａ、２ｂ両方にデータを書き出す。また、主記憶サ
ブシステム２ａ、２ｂの両方のページテーブル８−１．
８−２の該当するデータを含むページ枠番号のページフ
ォルトビット８ｂ−１゜８ｂ−２が１′のとき（両方の
主記憶サブシステム２ａ、２ｂ内に該当するデータを含
むページがなかったとき）には、外部記憶装置から主記
憶サブシステム２ａにそのデータを含むページを読み込
んできて、主記憶サブシステム２ａのページテーブル８
−１の該当するデータを含むページ枠番号のシェア／プ
ライベートビット８ｃｍ１を′０１にして、主記憶サブ
システム２ａのみにデータを書き出す。また、該当する
データを含むページ枠番号のページフォルトピッｌ−８
ｂ−１が０′のとき（主記憶サブシステム２ａに該当す
るデータを含むページがあったとき）は、シェ（１９） ア／プライベートビット８ｃｍ１を調べて、シェア／プ
ライベートビット８ｃｍ１が１０１のときはそのまま主
記憶サブシステム２ａのみに書き出し、シェア／プライ
バー１〜ビツト８ｃｍ１が１′のときは主記憶サブシス
テム２ａ、２ｂの両方に書き出す。

並列実行モードを終了するときは、２つのページテーブ
ル８−１．８−２を８−１にマージする。各ページテー
ブル８−１．８−２のページフォルトビット８ｂ−１，
８ｂ−２を調べて、ページフォル１〜ピッｈ８ｂ−、Ｌ
、８ｂ−２共に１′のときはページフォルトピッＩ〜８
ｂ−１を１１′にし、ページフォルトビット８ｂ−１が
１′で、８ｂ−２がｊ　Ｏｌのときはページフォルトビ
ット８ｂ−１をｌ　Ｏｊ　にしてページ枠番号８ａ−２
を８８−１にコピーする。ページフォルトビット８ｂ−
１がＩ　Ｏ＋で、８ｂ−２が１′のときはページフォル
トピッｌ−８ｂ−１をｌ　Ｏｒにする。両方のページフ
ォルトビット８　ｂ　−］、　。

８ｂ−２共に１０′のときはページフォルトピッ（２０
） ト８ｂ−１を１０１にして、主記憶サブシステム２ｂの
中の該当するページを開放する。シェア／プライベート
ビットは全て０′にする。そして、通常の実行モードの
ときには、各主記憶サブシステム２ａ、２ｂを２つ合わ
せて１つの主記憶装置２として動作するように制御する
。

以上のように制御することにより、ＣＰＵ台数が多い場
合や、高速に大量のデータを要求するベクトル演算装置
のようなものが同時に複数台動作しているような場合な
どでも、ＣＰＵ側の速度にバスの転送速度が間に合わな
くなり性能が低下することを避けることができ、高速の
データアクセスが可能になる。

なお、」二記実施例ではＣＰ　ｔＪ数が４つのマルチプ
ロセッサ構成で、主記憶装置の分割数を２つにした場合
の例を示したが、ＣＰ　Ｕ数が５つ以−ヒの場合や、主
記憶装置の分割数を３つ以上にした場合でも、同様のシ
ステム構成で本発明が提示した機能を有することができ
る。

また、４′、記実施例では、本願を仮想記憶方式を（２
１） とるマルチプロセッサシステムに適用したものについて
示したが、実記憶方式のものでもよく、より簡単に実現
できる。

［発明の効果］ 以上のように、この発明によれば、主記憶装置を複数の
主記憶サブシステムに分割して制御する主記憶サブシス
テム制御回路と、各プロセッサを複数のグループに分け
て各グループ毎にどのプロセッサがバスを使用するかを
制御するバス制御回路と、各主記憶サブシステム及び各
プロセッサグループ毎のバスを備えるとともに、主記憶
装置のアクセスモードとして通常実行モードと並列実行
モードの２つの制御モードを設定するためのモードフラ
グを設け１通常実行モードでは１つの主記憶装置に全て
のプロセッサがアクセスし、並列実行モードでは、主記
憶装置を複数の主記憶サブシステムに分割するとともに
各プロセッサを複数のグループに分けて、データの読み
込み時には各プロセッサグループはそれぞれ所定の主記
憶サブシステムからのみデータを読み込み、データの書
き（２２） 出し時にはそのデータを持っている全ての主記憶サブシ
ステムにデータを書き出すように制御するので、マルチ
プロセッサシステムにおいて、並列処理を行なうときに
メモリバスの負荷を軽減し、効率の良いメモリアクセス
を行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部構成を示すブロック
図、第２図は実施例のページテーブルを示す図、第３図
は従来のマルチプロセッサシステムの要部構成を丞すブ
ロック図、第４図は従来例のページテーブルを示す図で
ある。 ｌａ〜ｌｄはＣＰＵ　（プロセッサ）、２は主記憶装置
、２ａ、２ｂは主記憶サブシステム、３ａ、３ｂはバス
制御回路、４ａ〜４ｄはメモリバス、６は主記憶サブシ
ステム制御回路、７は並列実行モードフラグ、８はペー
ジテーブル。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサと、それらのプロセッサによりバスを
   介して共有される主記憶装置とを有するマルチプロセッ
   サシステムにおいて、 主記憶装置を複数の主記憶サブシステムに分割して制御
   する主記憶サブシステム制御回路と、各プロセッサを複
   数のグループに分けて各グループ毎にどのプロセッサが
   バスを使用するかを制御するバス制御回路と、各主記憶
   サブシステム及び各プロセッサグループ毎のバスを備え
   るとともに、主記憶装置のアクセスモードとして通常実
   行モードと並列実行モードの２つの制御モードを設定す
   るためのモードフラグを設け、通常実行モードでは１つ
   の主記憶装置に全てのプロセッサがアクセスし、並列実
   行モードでは、主記憶装置を複数の主記憶サブシステム
   に分割するとともに各プロセッサを複数のグループに分
   けて、データの読み込み時には各プロセッサグループは
   それぞれ所定の主記憶サブシステムからのみデータを読
   み込み、データの書き出し時にはそのデータを持ってい
   る全ての主記憶サブシステムにデータを書き出すように
   制御することを特徴とするメモリ制御方式。