JPH11328010A - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
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- JPH11328010A JPH11328010A JP12699098A JP12699098A JPH11328010A JP H11328010 A JPH11328010 A JP H11328010A JP 12699098 A JP12699098 A JP 12699098A JP 12699098 A JP12699098 A JP 12699098A JP H11328010 A JPH11328010 A JP H11328010A
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- Japan
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- memory
- data
- bus
- shared
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Abstract
(57)【要約】
【課題】データメモリのアクセスを容易に並列処理出来
るＤＳＰを提供することを目的とする。 【解決手段】 図１は本発明によるＤＳＰのメモリ領域
におけるアーキテクチャを示すデータメモリ部の構成を
示し、三つのメモリからなるＸメモリ１とＹメモリ２と
更に共有メモリ８と、メモリに対してデータのアクセス
を行なう三つのメモリに対応したＸメモリデータバス３
とＹメモリデータバス４と、メモリにアクセスするアド
レス値を生成する三つのメモリに対応したＸメモリアド
レス生成部５とＹメモリアドレス生成部６と第一の共有
メモリアドレス生成部９及び第二の共有メモリアドレス
生成部１０と、メモリのアクセスに使用される各種のレ
ジスタの値を入出力するメインバス７とを備えている。
るＤＳＰを提供することを目的とする。 【解決手段】 図１は本発明によるＤＳＰのメモリ領域
におけるアーキテクチャを示すデータメモリ部の構成を
示し、三つのメモリからなるＸメモリ１とＹメモリ２と
更に共有メモリ８と、メモリに対してデータのアクセス
を行なう三つのメモリに対応したＸメモリデータバス３
とＹメモリデータバス４と、メモリにアクセスするアド
レス値を生成する三つのメモリに対応したＸメモリアド
レス生成部５とＹメモリアドレス生成部６と第一の共有
メモリアドレス生成部９及び第二の共有メモリアドレス
生成部１０と、メモリのアクセスに使用される各種のレ
ジスタの値を入出力するメインバス７とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルシグナル
プロセッサ（以下ＤＳＰと記す）に関し、特にデータメ
モリ領域におけるメモリ配置方法に係るＤＳＰに関す
る。
プロセッサ（以下ＤＳＰと記す）に関し、特にデータメ
モリ領域におけるメモリ配置方法に係るＤＳＰに関す
る。
【０００２】
【従来の技術】ディジタル信号処理技術は、アナログ信
号をディジタル技術によって処理するための技術であ
り、アナログ処理では不可能な高精度の処理や複雑な処
理も可能とし、多くの分野において採用されている。
又、ディジタル信号処理技術を実現する手段として、大
規模集積回路（ＬＳＩ）の進歩により、１チップ上にデ
ィジタル信号処理システムを搭載したＤＳＰが広く使用
される。 図２は従来のＤＳＰのメモリ領域におけるアー
キテクチャを示すデータメモリ部の構成を示し、二つの
メモリからなるＸメモリ１とＹメモリ２と、メモリに対
してデータをアクセスする二つのメモリに対応したＸメ
モリデータバス３とＹメモリデータバス４と、メモリに
アクセスするアドレス値を生成する二つのメモリに対応
したＸメモリアドレス生成部５とＹメモリアドレス生成
部６と、メモリのアクセスに使用される各種のレジスタ
の値を入出力するメインバス７とを備えている。
号をディジタル技術によって処理するための技術であ
り、アナログ処理では不可能な高精度の処理や複雑な処
理も可能とし、多くの分野において採用されている。
又、ディジタル信号処理技術を実現する手段として、大
規模集積回路（ＬＳＩ）の進歩により、１チップ上にデ
ィジタル信号処理システムを搭載したＤＳＰが広く使用
される。 図２は従来のＤＳＰのメモリ領域におけるアー
キテクチャを示すデータメモリ部の構成を示し、二つの
メモリからなるＸメモリ１とＹメモリ２と、メモリに対
してデータをアクセスする二つのメモリに対応したＸメ
モリデータバス３とＹメモリデータバス４と、メモリに
アクセスするアドレス値を生成する二つのメモリに対応
したＸメモリアドレス生成部５とＹメモリアドレス生成
部６と、メモリのアクセスに使用される各種のレジスタ
の値を入出力するメインバス７とを備えている。
【０００３】図２の動作を説明すると、Ｘメモリ１及び
Ｙメモリ２は、夫々データメモリ内の二つのメモリ領域
であり、Ｘメモリ１とＹメモリ２とを同時にアクセスす
ることが出来る。又、Ｘメモリデータバス３は、Ｘメモ
リ１のデータをこのバスを介することにより演算部等と
のアクセスを行なう。Ｙメモリデータバス４は、Ｙメモ
リ２のデータをこのバスを介することにより演算部等と
のアクセスを行なう。一方、Ｘメモリアドレス生成部５
では、 Ｘメモリ１にアクセスするためのアドレス値を
生成し、Ｙメモリアドレス生成部６は、Ｙメモリ２にア
クセスするためのアドレス値を生成する。メインバス７
は、メモリのアクセスに使用されるデータポインタレジ
スタや汎用レジスタ及びその他のレジスタの値を入出力
する。
Ｙメモリ２は、夫々データメモリ内の二つのメモリ領域
であり、Ｘメモリ１とＹメモリ２とを同時にアクセスす
ることが出来る。又、Ｘメモリデータバス３は、Ｘメモ
リ１のデータをこのバスを介することにより演算部等と
のアクセスを行なう。Ｙメモリデータバス４は、Ｙメモ
リ２のデータをこのバスを介することにより演算部等と
のアクセスを行なう。一方、Ｘメモリアドレス生成部５
では、 Ｘメモリ１にアクセスするためのアドレス値を
生成し、Ｙメモリアドレス生成部６は、Ｙメモリ２にア
クセスするためのアドレス値を生成する。メインバス７
は、メモリのアクセスに使用されるデータポインタレジ
スタや汎用レジスタ及びその他のレジスタの値を入出力
する。
【０００４】次に、従来のＤＳＰのアーキテクチャは、
プログラム制御とデータの演算制御を分離して行なえる
ように、プログラムはプログラムメモリ領域に、データ
はデータメモリー領域に配置し、更に、通常データメモ
リは、二つのメモリアクセスを並列で行なえるように、
Ｘ、Ｙ等の複数のデータメモリ領域をもっている。そこ
で、データメモリのロードやストアは、Ｘメモリ、Ｙメ
モリ等の異なるメモリ領域のものをアクセスする場合に
は同時に行なうことが出来、二つの変数をＸメモリ領域
及びＹメモリ領域の夫々の領域から同時にアクセスする
ことが出来る。又、プログラムメモリ領域とデータメモ
リ領域も分離しているので、メモリアクセスの命令と演
算を並列に処理することが出来る。尚、データメモリの
配置が同じメモリ領域にある場合は、並列処理を行なえ
ないので、並列処理を行なう場合は、前もってデータメ
モリのマッピングを確実に行ない、同時にアクセス出来
るようにデータを異なるメモリ領域に配置する。
プログラム制御とデータの演算制御を分離して行なえる
ように、プログラムはプログラムメモリ領域に、データ
はデータメモリー領域に配置し、更に、通常データメモ
リは、二つのメモリアクセスを並列で行なえるように、
Ｘ、Ｙ等の複数のデータメモリ領域をもっている。そこ
で、データメモリのロードやストアは、Ｘメモリ、Ｙメ
モリ等の異なるメモリ領域のものをアクセスする場合に
は同時に行なうことが出来、二つの変数をＸメモリ領域
及びＹメモリ領域の夫々の領域から同時にアクセスする
ことが出来る。又、プログラムメモリ領域とデータメモ
リ領域も分離しているので、メモリアクセスの命令と演
算を並列に処理することが出来る。尚、データメモリの
配置が同じメモリ領域にある場合は、並列処理を行なえ
ないので、並列処理を行なう場合は、前もってデータメ
モリのマッピングを確実に行ない、同時にアクセス出来
るようにデータを異なるメモリ領域に配置する。
【０００５】
【発明が解決しようとする課題】複数箇所に並列処理を
必要とするような演算が有り、データメモリのマッピン
グ処置による演算の並列処理化が出来ない場合、一方で
は異なるデータメモリ領域での演算であれば並列にデー
タメモリのアクセスを行なえるが、他方の演算では同じ
データメモリ領域での演算になった場合、データメモリ
のアクセスを同時に処理することが出来ない。上記問題
を解決する一つの方法として、異なる二つのデータメモ
リ領域に常に同じデータを書き込むようにしておけば、
同じデータメモリ領域のため並列処理が出来ないという
ことが解消される。しかしながら、従来の並列処理のた
めの手段は、データの書き込みを並列に異なる二つのデ
ータメモリ領域に常に行なわなければならないため、こ
のデータの管理が煩雑になり、又、データ内容が同じも
のを二つのデータメモリ領域上に配置するため、データ
メモリの使用量が大きくなると言う問題点があった。本
発明は、上述したような従来のＤＳＰが持っているアー
キテクチャが有する問題を解決するためになされたもの
であって、データメモリのアクセスを容易に並列処理出
来るＤＳＰを提供することを目的とする。
必要とするような演算が有り、データメモリのマッピン
グ処置による演算の並列処理化が出来ない場合、一方で
は異なるデータメモリ領域での演算であれば並列にデー
タメモリのアクセスを行なえるが、他方の演算では同じ
データメモリ領域での演算になった場合、データメモリ
のアクセスを同時に処理することが出来ない。上記問題
を解決する一つの方法として、異なる二つのデータメモ
リ領域に常に同じデータを書き込むようにしておけば、
同じデータメモリ領域のため並列処理が出来ないという
ことが解消される。しかしながら、従来の並列処理のた
めの手段は、データの書き込みを並列に異なる二つのデ
ータメモリ領域に常に行なわなければならないため、こ
のデータの管理が煩雑になり、又、データ内容が同じも
のを二つのデータメモリ領域上に配置するため、データ
メモリの使用量が大きくなると言う問題点があった。本
発明は、上述したような従来のＤＳＰが持っているアー
キテクチャが有する問題を解決するためになされたもの
であって、データメモリのアクセスを容易に並列処理出
来るＤＳＰを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るＤＳＰのデータメモリ部は、以下の構成
をとる。Ｘメモリデータバス及びＹメモリデータバスを
介して夫々データをアクセスするＸメモリとＹメモリ
と、メインバスを介してレジスタ値を入出力するＸメモ
リアドレス生成部とＹメモリアドレス生成部とにより構
成するディジタルシグナルプロセッサのデータメモリ部
において、ＸメモリデータバスとＹメモリデータバスの
二つのデータバスを介して夫々独立にデータをアクセス
可能な共有メモリと、メインバスを介してレジスタ値を
入出力する第一の共有メモリアドレス生成部と第二の共
有メモリアドレス生成部を備える。
に本発明に係るＤＳＰのデータメモリ部は、以下の構成
をとる。Ｘメモリデータバス及びＹメモリデータバスを
介して夫々データをアクセスするＸメモリとＹメモリ
と、メインバスを介してレジスタ値を入出力するＸメモ
リアドレス生成部とＹメモリアドレス生成部とにより構
成するディジタルシグナルプロセッサのデータメモリ部
において、ＸメモリデータバスとＹメモリデータバスの
二つのデータバスを介して夫々独立にデータをアクセス
可能な共有メモリと、メインバスを介してレジスタ値を
入出力する第一の共有メモリアドレス生成部と第二の共
有メモリアドレス生成部を備える。
【０００７】
【発明の実施の形態】以下、図示した実施例に基づいて
本発明を詳細に説明する。図１は本発明によるＤＳＰの
メモリ領域におけるアーキテクチャを示すデータメモリ
部の構成を示し、三つのメモリからなるＸメモリ１とＹ
メモリ２及び共有メモリ８と、メモリに対してデータの
アクセスを行なう三つのメモリに対応したＸメモリデー
タバス３とＹメモリデータバス４と、メモリにアクセス
するアドレス値を生成する三つのメモリに対応したＸメ
モリアドレス生成部５とＹメモリアドレス生成部６と第
一の共有メモリアドレス生成部９及び第二の共有メモリ
アドレス生成部１０と、メモリのアクセスに使用される
各種のレジスタの値を入出力するメインバス７とを備え
ている。
本発明を詳細に説明する。図１は本発明によるＤＳＰの
メモリ領域におけるアーキテクチャを示すデータメモリ
部の構成を示し、三つのメモリからなるＸメモリ１とＹ
メモリ２及び共有メモリ８と、メモリに対してデータの
アクセスを行なう三つのメモリに対応したＸメモリデー
タバス３とＹメモリデータバス４と、メモリにアクセス
するアドレス値を生成する三つのメモリに対応したＸメ
モリアドレス生成部５とＹメモリアドレス生成部６と第
一の共有メモリアドレス生成部９及び第二の共有メモリ
アドレス生成部１０と、メモリのアクセスに使用される
各種のレジスタの値を入出力するメインバス７とを備え
ている。
【０００８】図１の動作を説明すると、Ｘメモリ１及び
Ｙメモリ２は、夫々データメモリ内の二つのメモリ領域
であり、Ｘメモリ１とＹメモリ２とを同時にアクセスす
ることが出来る。又、Ｘメモリデータバス３は、Ｘメモ
リ１のデータをこのバスを介して演算部等とのアクセス
を行なう。Ｙメモリデータバス４は、Ｙメモリ２のデー
タをこのバスを介して演算部等とのアクセスを行なう。
共有メモリ８はデータメモリ内に設けた更なるメモリ領
域であり、Ｘメモリ１及びＹメモリ２のメモリ配置に関
係なくアクセスすることが出来る。共有メモリ８のデー
タは、Ｘメモリデータバス３及びＹメモリデータバス４
の何れかの片方、又は、両者を介して演算部等とのアク
セスを行う。一方、Ｘメモリアドレス生成部５では、Ｘ
メモリ１にアクセスするためのアドレス値を生成し、Ｙ
メモリアドレス生成部６は、Ｙメモリ２にアクセスする
ためのアドレス値を生成する。共有メモリアドレス生成
部では、共有メモリが二つの処理を並列に行なえるよう
第一の共有メモリアドレス生成部９と第二の共有メモリ
アドレス生成部１０とが用意され共有メモリにアクセス
するためのアドレス値を生成する。メインバス７は、メ
モリのアクセスに使用されるデータポインタレジスタや
汎用レジスタ及びその他のレジスタの値を入出力する。
Ｙメモリ２は、夫々データメモリ内の二つのメモリ領域
であり、Ｘメモリ１とＹメモリ２とを同時にアクセスす
ることが出来る。又、Ｘメモリデータバス３は、Ｘメモ
リ１のデータをこのバスを介して演算部等とのアクセス
を行なう。Ｙメモリデータバス４は、Ｙメモリ２のデー
タをこのバスを介して演算部等とのアクセスを行なう。
共有メモリ８はデータメモリ内に設けた更なるメモリ領
域であり、Ｘメモリ１及びＹメモリ２のメモリ配置に関
係なくアクセスすることが出来る。共有メモリ８のデー
タは、Ｘメモリデータバス３及びＹメモリデータバス４
の何れかの片方、又は、両者を介して演算部等とのアク
セスを行う。一方、Ｘメモリアドレス生成部５では、Ｘ
メモリ１にアクセスするためのアドレス値を生成し、Ｙ
メモリアドレス生成部６は、Ｙメモリ２にアクセスする
ためのアドレス値を生成する。共有メモリアドレス生成
部では、共有メモリが二つの処理を並列に行なえるよう
第一の共有メモリアドレス生成部９と第二の共有メモリ
アドレス生成部１０とが用意され共有メモリにアクセス
するためのアドレス値を生成する。メインバス７は、メ
モリのアクセスに使用されるデータポインタレジスタや
汎用レジスタ及びその他のレジスタの値を入出力する。
【０００９】そこで、前記のようにＤＳＰに共有データ
メモリ領域を持たせ、並列処理を行なうデータをこの領
域に配置しておけば、Ｘ、Ｙメモリ等のメモリ配置にか
かわらず同時にアクセスすることが出来る。この時の同
時アクセスは、共有メモリ同士、共有メモリとＸメモ
リ、又は共有メモリとＹメモリとにおいて可能である。
共有メモリ同士において、同時に読み込みと書き込みが
行われた場合、読み込みが先に行われ、次に書き込みが
行われるが、優先度の設定により書き込みを先に、読み
込みが後にすることも出来る。又、共有メモリ同士にお
いて、同時に読み込みが行われた時は、同時にデータメ
モリからレジスタに読み込みが行われる。共有メモリ同
士において、同時に書き込むことは禁止とし、同時書き
込みの命令が書かれた時は、コンパイル時にエラーとな
る。共有メモリ同士を同時にアクセスした場合、データ
バスはＸメモリデータバスとＹメモリデータバスの両方
のデータバスを使用するため、Ｘメモリ及びＹメモリを
アクセスすることは出来ない。共有メモリとＸメモリを
同時にアクセスする時は、ＸメモリがＸメモリデータバ
スを使用するので、共有メモリはＹメモリデータバスを
使用する。又、共有メモリとＹメモリを同時にアクセス
する時は、ＹメモリがＹメモリデータバスを使用するの
で、共有メモリはＸメモリデータバスを使用しデータの
受け渡しを行う。以上説明したように、共有メモリを持
つことによって、共有メモリと共有メモリ、共有メモリ
とＸメモリ、共有メモリとＹメモリの三つのパターンに
よりデータメモリへ並列にアクセスすることが出来る。
メモリ領域を持たせ、並列処理を行なうデータをこの領
域に配置しておけば、Ｘ、Ｙメモリ等のメモリ配置にか
かわらず同時にアクセスすることが出来る。この時の同
時アクセスは、共有メモリ同士、共有メモリとＸメモ
リ、又は共有メモリとＹメモリとにおいて可能である。
共有メモリ同士において、同時に読み込みと書き込みが
行われた場合、読み込みが先に行われ、次に書き込みが
行われるが、優先度の設定により書き込みを先に、読み
込みが後にすることも出来る。又、共有メモリ同士にお
いて、同時に読み込みが行われた時は、同時にデータメ
モリからレジスタに読み込みが行われる。共有メモリ同
士において、同時に書き込むことは禁止とし、同時書き
込みの命令が書かれた時は、コンパイル時にエラーとな
る。共有メモリ同士を同時にアクセスした場合、データ
バスはＸメモリデータバスとＹメモリデータバスの両方
のデータバスを使用するため、Ｘメモリ及びＹメモリを
アクセスすることは出来ない。共有メモリとＸメモリを
同時にアクセスする時は、ＸメモリがＸメモリデータバ
スを使用するので、共有メモリはＹメモリデータバスを
使用する。又、共有メモリとＹメモリを同時にアクセス
する時は、ＹメモリがＹメモリデータバスを使用するの
で、共有メモリはＸメモリデータバスを使用しデータの
受け渡しを行う。以上説明したように、共有メモリを持
つことによって、共有メモリと共有メモリ、共有メモリ
とＸメモリ、共有メモリとＹメモリの三つのパターンに
よりデータメモリへ並列にアクセスすることが出来る。
【００１０】
【発明の効果】本発明は上述したように請求項１及び２
共に、データメモリへのアクセスが並列に行えることか
ら、ＤＳＰプログラムの作成時において、プログラム中
のデータメモリアクセスの最適化が行われ、ＤＳＰの演
算処理量を少なくする上で著しい効果を発揮する。
共に、データメモリへのアクセスが並列に行えることか
ら、ＤＳＰプログラムの作成時において、プログラム中
のデータメモリアクセスの最適化が行われ、ＤＳＰの演
算処理量を少なくする上で著しい効果を発揮する。
【図１】本発明によるＤＳＰのメモリ領域におけるアー
キテクチャを示すデータメモリ部の構成図である。
キテクチャを示すデータメモリ部の構成図である。
【図２】従来のＤＳＰのメモリ領域におけるアーキテク
チャを示すデータメモリ部の構成図である。
チャを示すデータメモリ部の構成図である。
１・・・Ｘメモリ、 ２・・・Ｙメモリ、 ３・・・Ｘ
メモリデータバス、４・・・Ｙメモリデータバス、 ５
・・・Ｘメモリアドレス生成部、 ６・・・Ｙメモリア
ドレス生成部、 ７・・・メインバス、 ８・・・共有
メモリ、９・・・第一の共有メモリアドレス生成部、
１０・・・第二の共有メモリアドレス生成部
メモリデータバス、４・・・Ｙメモリデータバス、 ５
・・・Ｘメモリアドレス生成部、 ６・・・Ｙメモリア
ドレス生成部、 ７・・・メインバス、 ８・・・共有
メモリ、９・・・第一の共有メモリアドレス生成部、
１０・・・第二の共有メモリアドレス生成部
Claims (2)
- 【請求項１】Ｘメモリデータバス及びＹメモリデータバ
スを介して夫々データをアクセスするＸメモリとＹメモ
リと、メインバスを介してレジスタ値を入出力するＸメ
モリアドレス生成部とＹメモリアドレス生成部とにより
構成するディジタルシグナルプロセッサのデータメモリ
部において、ＸメモリデータバスとＹメモリデータバス
の二つのデータバスを介して夫々独立にデータをアクセ
ス可能な共有メモリと、メインバスを介してレジスタ値
を入出力する第一の共有メモリアドレス生成部と第二の
共有メモリアドレス生成部を備えたことを特徴としたデ
ィジタルシグナルプロセッサ。 - 【請求項２】ディジタルシグナルプロセッサのデータメ
モリ部において、共有メモリと共有メモリ、共有メモリ
とＸメモリ、共有メモリとＹメモリ夫々において並列に
データをアクセス出来ることを特徴とした請求項１記載
のディジタルシグナルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12699098A JPH11328010A (ja) | 1998-05-11 | 1998-05-11 | ディジタルシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12699098A JPH11328010A (ja) | 1998-05-11 | 1998-05-11 | ディジタルシグナルプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328010A true JPH11328010A (ja) | 1999-11-30 |
Family
ID=14948933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12699098A Pending JPH11328010A (ja) | 1998-05-11 | 1998-05-11 | ディジタルシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062756B2 (en) * | 2001-11-30 | 2006-06-13 | Sun Microsystems, Inc. | Dynamic object usage pattern learning and efficient caching |
-
1998
- 1998-05-11 JP JP12699098A patent/JPH11328010A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7062756B2 (en) * | 2001-11-30 | 2006-06-13 | Sun Microsystems, Inc. | Dynamic object usage pattern learning and efficient caching |
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