JP2007013856A - テーブル装置及びこれを用いたアドレス検索装置 - Google Patents
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Abstract
【解決手段】 比較対象値及びこれに対応する中継アドレスを含むアドレス検索テーブルの構成データを保持する複数のレジスタ202,204,206,208を有し、宛先アドレスの入力データと比較対象値とを比較して宛先アドレスに対応する中継アドレスを検索するセルPE0〜PE8と、アドレス検索テーブルの構成データを保持するレジスタの選択を制御して宛先アドレスとの比較内容を動的に変更することにより、セルの出力として宛先アドレスに対応する中継アドレスを得る制御部113とを備える。
【選択図】 図1
Description
先ず、後述する説明に登場する用語について述べる。
コンフィグレーションとは、本発明のテーブル装置が備える各種レジスタ群に対して、ネットワーク構成に対応した宛先アドレスと中継アドレスのデータ変換内容を設定してアドレス検索テーブルを形成することを言う。このコンフィグレーションを行う動作をコンフィグレーションモードとし、データ変換内容を含む信号をコンフィグレーションデータと呼ぶことにする。
先ず、図1〜図3を用いてコンフィグレーションモードにおける動作を説明する。
アドレス検索装置1は、電源投入直後等に外部から与えられる外部リセット信号14あるいは制御レジスタ13の設定によるソフトウェアリセット信号によりリセットされる。リセット後、テーブル装置9は初期状態となり、CPU2から起動指示があるまで状態を保持する。CPU2は、起動後に初期化動作としてアドレス検索テーブルに対応するコンフィグレーションデータをレジスタ指定アドレス信号と共にテーブル装置9へ送信する。
ここで、テーブル装置9は、例えば本来必要とするアドレス検索テーブルの全体の4分の1程度の個数のセル(図3に示した動的再構成可能なセル)を用いて構成する。そして、そのアドレス検索テーブルの全体は、後述するように、これらのセル内で使用するレジスタを動的に変更することによって実現する。ここで求められることは、レジスタの変更回数を少なくすることであり、そのため、コンフィグレーションデータの各セルの各レジスタへのマッピングを、予測される比較一致確率に基づいて行うようにする。
アドレス検索は、上述のコンフィグレーションデータをテーブル装置9のセルに書き込み、図2に示す入力データ選択信号104をMUX101に与えて宛先アドレスデータを入力データ102として選択した後に行われる。図1において、パケット入力部7にパケットデータが入力される。宛先アドレス抽出部8は、パケットデータのヘッダから宛先アドレスを抽出し、テーブル装置9へ出力する。テーブル装置9は、宛先アドレスが入力開始されることで検索動作を起動する。
図7において、先ず、入力データとして入力される特定のビット数分の宛先アドレスデータ102を例えば‘1100’とし、各セルPE0〜PE8で比較できる最大ビット数を2ビットとする。また、各セルPE0〜PE8では、図6で示したようにマッピングした比較対象値(図7中の各セルの機能エレメント106に付した2ビットの太数字)を保持しているものとする。
Claims (9)
- 比較対象値及びこれに対応する中継アドレスを含むアドレス検索テーブルの構成データを保持する複数のレジスタを有し、宛先アドレスの入力データと前記比較対象値とを比較して前記宛先アドレスに対応する中継アドレスを検索するセルと、
前記アドレス検索テーブルの構成データを保持するレジスタの選択を制御して前記宛先アドレスとの比較内容を動的に変更することにより、前記セルの出力として前記宛先アドレスに対応する中継アドレスを得る制御部とを備えたテーブル装置。 - セルは、
宛先アドレスの入力データにおける任意のビット位置及びそのビット数を規定するビット選択値を保持する複数のレジスタを有するビット選択レジスタ群と、
比較対象値を保持する複数のレジスタを有する比較対象レジスタ群と、
前記比較対象レジスタ群で保持する比較対象値に対応する中継アドレス、及び次に使用するレジスタを選択するためのレジスタ選択値を保持する複数のレジスタを有する出力値レジスタ群とを、アドレス検索テーブルの構成データを保持するレジスタ群として備えると共に、
前記ビット選択レジスタ群から選択されたレジスタのビット選択値に従って前記宛先アドレスの入力データから対応するビット位置及びビット数の比較データを選択するセレクタと、
前記セレクタにより選択された比較データと前記比較対象レジスタ群から選択されたレジスタの比較対象値とを比較し、両者が一致した際に一致信号を出力する比較器と、
レジスタ選択信号に基づいて前記各レジスタ群のそれぞれのレジスタを選択し、それが保持するデータを出力するレジスタ選択手段とを備え、
制御部は、
外部から設定されるレジスタ選択値又は前記出力値レジスタ群から出力されたレジスタ選択値に基づいて前記レジスタ選択信号を生成することを特徴とする請求項1記載のテーブル装置。 - 複数のセルからアドレス検索テーブルを構成し、前記複数のセルのうち比較動作を行うものとして選択したセルにより宛先アドレスの入力データと比較対象値とを比較して前記宛先アドレスに対応する中継アドレスを検索し、
前記複数のセルからの出力の論理和を算出する論理和回路を備え、
制御部は、前記比較動作を行うセル及び前記アドレス検索テーブルの構成データを保持するレジスタの選択を制御して前記宛先アドレスとの比較内容を動的に変更することにより、前記論理和回路の出力として前記宛先アドレスに対応する中継アドレスを得ることを特徴とする請求項1記載のテーブル装置。 - 各セルは、
比較動作を行うセルを指定する比較命令信号の接続先セルを規定する接続情報、及び自セルで保持する比較対象値と宛先アドレスの比較データとの一致結果が検索処理におけるリーフ若しくは分岐であることを示す判定ビットを保持する複数のレジスタを有する接続情報レジスタ群と、
比較対象値を保持する複数のレジスタを有する比較対象レジスタ群と、
前記宛先アドレスの入力データにおける任意のビット位置及びそのビット数を規定するビット選択値を保持する複数のレジスタを有するビット選択レジスタ群と、
前記比較対象レジスタ群で保持する比較対象値に対応する中継アドレスと、次に使用するレジスタを選択するためのレジスタ選択値及び次に比較動作を開始させるセルを指定する指定コードを含む分岐コードとを保持する複数のレジスタを有する出力値レジスタ群とを、アドレス検索テーブルの構成データを保持するレジスタ群として備えると共に、
前記ビット選択レジスタ群から選択されたレジスタのビット選択値に従って前記宛先アドレスの入力データから対応するビット位置及びビット数の比較データを選択するセレクタと、
前記セレクタにより選択された比較データと前記比較対象レジスタ群から選択されたレジスタの比較対象値とを比較し、両者が一致した際に一致信号を出力する比較器と、
前記接続情報レジスタ群から選択されたレジスタの接続情報に基づいて、前記比較命令信号又は前記比較結果の一致信号を、自セルで使用するか、他の隣接するセルへ転送するか、又はその両方の処理を行うかをそれぞれ切り換えるクロススイッチと、
前記比較器から出力された一致信号と前記接続情報レジスタ群から選択されたレジスタの判定ビットとの論理積の算出結果に応じてイネーブル信号を生成する論理積ゲートと、
前記イネーブル信号の値に応じて、前記出力値レジスタ群から選択したレジスタの前記中継アドレス又は前記分岐コード若しくは0値を自セルの出力として選択するセル出力選択手段と、
レジスタ選択信号に基づいて前記各レジスタ群のそれぞれのレジスタを選択し、それが保持するデータを出力するレジスタ選択手段とを備え、
制御部は、
前記宛先アドレスの入力データの入力開始時に外部から設定された初期コードあるいは論理和回路から前記セル出力の論理和として出力された分岐コードに基づいて、前記レジスタ選択信号を生成して前記各レジスタ選択手段に出力すると共に、比較動作を開始するセルを指定する比較命令信号を生成して前記クロススイッチに出力することを特徴とする請求項3記載のテーブル装置。 - 各セルは、接続情報レジスタ群の他に、自セルでの検索処理における比較結果の一致がリーフか分岐であることを示す判定ビットを専用に保持する複数のレジスタを有する判定ビットレジスタ群と、レジスタ選択信号に基づいて前記判定ビットレジスタ群のレジスタを選択し、それが保持する判定ビットを出力するレジスタ選択手段とを備え、
前記接続情報レジスタ群は、接続情報のみを保持することを特徴とする請求項3又は請求項4記載のテーブル装置。 - 宛先アドレスの入力データに対する一致確率が高い順に、複数のセルの配列、各レジスタ群のレジスタ及びこれに保持したデータの選択順序を設定したことを特徴とする請求項3又は請求項4記載のテーブル装置。
- セルは、レジスタを指定する信号をデコードして外部から入力されたアドレス検索テーブルの構成データを対応する各レジスタに書き込むデコーダを備えたことを特徴とする請求項1から請求項6のうちのいずれか1項記載のテーブル装置。
- 請求項1から請求項7のうちのいずれか1項記載のテーブル装置と、
入力したデータから宛先アドレスデータを抽出し、前記テーブル装置に出力する宛先アドレス抽出部と、
アドレス検索テーブルの構成データ及びこれを書き込むべき前記テーブル装置の各レジスタを指定する信号を前記テーブル装置に伝送する伝送部と、
前記テーブル装置の出力データとして得られた前記宛先アドレスに対応する中継アドレスを送信データに付加する中継アドレス付加部とを備えたアドレス検索装置。 - 比較動作の開始時に用いるレジスタ及び/又はセルを指定する初期コードを保持し、外部からの制御信号に応じてテーブル装置に設定する制御レジスタを備えたことを特徴とする請求項8記載のアドレス検索装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2007013856A true JP2007013856A (ja) | 2007-01-18 |
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A621 | Written request for application examination |
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A61 | First payment of annual fees (during grant procedure) |
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