JP2019219753A - 半導体装置及びその制御方法 - Google Patents
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Abstract
Description
図1は、実施の形態1にかかる半導体装置1が搭載された半導体システムSYS1の構成例を示すブロック図である。本実施の形態にかかる半導体装置1は、並列に演算処理を行う並列演算器を有するアクセラレータと、データ授受を逐次行う動的再構成プロセッサ等のデータ処理部と、アクセラレータによる複数の演算処理結果を順番に選択してデータ処理部に対して逐次出力するデータ転送部と、を備える。それにより、本実施の形態にかかる半導体装置1及びそれを備えた半導体システムSYS1は、大量の規則的なデータ処理についてはアクセラレータを用いて行い、かつ、それ以外のデータ処理についてはデータ処理部を用いて行うことができるため、効率の良い演算処理を実現することができる。以下、具体的に説明する。
図2の例では、DRP11は、4チャネルの64ビット幅のデータDQoutをデータDQout_0〜DQout_3として出力している。なお、当然ながら、DRP11は、4チャネルのデータDQout_0〜DQout_3を出力する場合に限られず、任意のチャネル数及び任意のビット幅の少なくも何れかのデータを出力する構成に適宜変更可能である。
つまり、並列演算器MAC256_0は、64ビット幅(16ビット幅×4組)のデータDPin_0に対して演算処理を実行して、最大で64個の16ビット幅の演算処理結果を4組分、データDPout_0として出力する。
図6は、半導体システムSYS1の処理の流れを示すタイミングチャートである。
図7は、行列演算式を模式的に示した図である。図7の例では、k行×m列の要素からなる行列データInと、m行×n列の要素からなる行列データWと、の乗算を行い、その乗算結果の各要素に対してバイアス値bを加算した結果を、k行×n列の要素からなる行列データOutとして出力している。
図10の例では、並列演算部121に設けられた複数の演算器のうち20個の演算器121_0〜121_19が使用されている。各演算器121_0〜121_19は、乗算器MX1と、加算器AD1と、レジスタRG1と、レジスタRG2と、を有する。
図14に示すように、アクセラレータ52では、各演算器121_0〜121_19が、乗算器MX1、加算器AD1、レジスタRG1、加算器AD2、演算器TN1及び乗算器MX2を備えている。つまり、アクセラレータ52では、アクセラレータ12の場合にはDRP11に設けられていた加算器AD2、演算器TN1及び乗算器MX2を、各演算器121_0〜121_19が備えている。
続いて、並列演算部121に設けられた複数の演算器の具体的な構成例を説明する。
図15は、並列演算器MAC64_0の具体的な構成例を示す図である。図15に示すように、並列演算器MAC64_0は、並列に演算処理を行う64個の演算器121_0〜121_63を備える。各演算器121_0〜121_63は、乗算器MX1、加算器AD1、レジスタRG1、及び、レジスタRG2を備える。ここで、各演算器121_0〜121_63における乗算器MX1、加算器AD1、レジスタRG1、及び、レジスタRG2のパスは、16ビット幅のデータに対して所定の演算処理を施して16ビット幅のデータを出力する。
図16は、並列演算器MAC64_0の第1の変形例を並列演算器MAC64a_0として示す図である。図16に示すように、並列演算器MAC64a_0は、64個の演算器121a_0〜121a_63を備える。各演算器121a_0〜121a_63は、セレクタSL1、乗算器MX1、加算器AD1、レジスタRG1、及び、レジスタRG2を有する。
図17は、並列演算器MAC64_0の第2の変形例を並列演算器MAC64b_0として示す図である。図17に示すように、並列演算器MAC64b_0は、64個の演算器121b_0〜121b_63を備える。各演算器121b_0〜121b_63は、セレクタSL1、加算器AD1、減算器SB1、セレクタSL2、レジスタRG1、及び、レジスタRG2を有する。
図18は、並列演算器MAC64_0の第3の変形例を並列演算器MAC64c_0として示す図である。図18に示すように、並列演算器MAC64c_0は、64個の演算器121c_0〜121c_63を備える。各演算器121c_0〜121c_63は、データ転送部13からの16個の1ビットデータと、ローカルメモリ122から読み出された16個の1ビットデータと、の間の演算処理を1ビット単位で行うものである。
図19は、並列演算器MAC64_0の第4の変形例を並列演算器MAC64d_0として示す図である。図19に示すように、並列演算器MAC64d_0は、64個の演算器121d_0〜121d_63を備える。各演算器121d_0〜121d_63は、否定排他的論和(XNOR)回路XNR1、ポップカウンタCNT1、加算器AD1、レジスタRG1、及び、レジスタRG2を有する。
図20は、並列演算器MAC64_0の第5の変形例を並列演算器MAC64e_0として示す図である。並列演算器MAC64e_0は、64個の演算器121e_0〜121e_63を備える。
図21は、並列演算器MAC64_0の第6の変形例を並列演算器MAC64f_0として示す図である。並列演算器MAC64f_0は、64個の演算器121e_0〜121e_63を備える。
続いて、データ転送部13によるDRP11からアクセラレータ12へのデータ転送の例について説明する。以下では、DRP11からデータ転送部13を介してアクセラレータ12にデータが入力される動作のモード(以下、入力モードと称す)に応じた、データ転送部13によるデータ転送の例について説明する。
続いて、データ転送部14によるアクセラレータ12からDRP11へのデータ転送の例について説明する。以下では、アクセラレータ12からデータ転送部14を介してDRP11に向けてデータが出力される動作のモード(以下、出力モードと称す)に応じた、データ転送部14によるデータ転送の例について説明する。なお、後述するデータDPout_00〜DPout_03によってデータDPout_0が構成されている。
図40は、実施の形態2にかかる半導体装置1aが搭載された半導体システムSYS1aの構成例を示すブロック図である。図40に示す半導体装置1aは、図1に示す半導体装置1と比較して、DRP11に代えてDRP11aを備える。
逐次入力される第1入力データに対してデータ処理を行うとともに、データ処理の結果を第1出力データとして逐次出力するデータ処理部と、
前記データ処理部から逐次出力される前記第1出力データと、複数の所定データのそれぞれと、の間で並列に演算処理を行う並列演算器、及び、それらの演算処理結果を保持する保持回路、を有するアクセラレータと、
前記アクセラレータによって保持された複数の演算処理結果を順番に選択して前記第1入力データとして逐次出力する第1データ転送部と、
を備えた、半導体装置。
前記データ処理部は、
逐次与えられる動作命令に基づいて動的に再構成可能なプロセッサである、
付記1に記載の半導体装置。
付記1に記載の半導体装置と、
外部メモリと、
前記外部メモリから読み出された制御命令に基づいて前記半導体装置の動作を制御する制御部と、
を備えた、半導体システム。
2 CPU
3 外部メモリ
11 DRP
12 アクセラレータ
13 データ転送部
14 データ転送部
15 DMA
111,112 状態管理部
121 並列演算部
121_0〜121_63 並列演算器
122 ローカルメモリ
131 選択回路
141 選択回路
AD1 加算器
AD2 加算器
MX1 乗算器
MAC64_0〜MAC64_3 並列演算器
MAC256_0〜MAC256_3 並列演算器
MX2 乗算器
RG1 レジスタ
RG2 レジスタ
SYS1 半導体システム
TN1 双曲線正接関数の演算器
Claims (20)
- 逐次入力される第1入力データに対してデータ処理を行うとともに、データ処理の結果を第1出力データとして逐次出力するデータ処理部と、
前記データ処理部から逐次出力される前記第1出力データと、複数の所定データのそれぞれと、の間で並列に演算処理を行う並列演算器、及び、それらの演算処理結果を保持する保持回路、を有するアクセラレータと、
前記アクセラレータによって保持された複数の演算処理結果を順番に選択して前記第1入力データとして逐次出力する第1データ転送部と、
を備えた、半導体装置。 - 前記第1データ転送部は、
前記並列演算器を構成する複数の演算器のうち、第1演算器群としてグループ化された複数の演算器による演算処理結果を順番に選択して前記第1入力データとして出力するように構成されている、
請求項1に記載の半導体装置。 - 前記第1データ転送部は、さらに、
前記並列演算器を構成する複数の演算器のうち、前記第1演算器群とは異なる第2演算器群としてグループ化された複数の演算器による演算処理結果を順番に選択して第2入力データとして逐次出力するように構成され、
前記データ処理部は、
前記第1入力データと並行して前記第2入力データに対してさらにデータ処理を行うように構成されている、
請求項2に記載の半導体装置。 - 前記第1データ転送部は、さらに、
前記第1及び前記第2演算器群のそれぞれによる複数の演算処理結果を順番に選択して前記第1入力データとして出力可能に構成されている、
請求項3に記載の半導体装置。 - 前記第1データ転送部では、前記データ処理部の処理速度に対する前記アクセラレータの処理速度に基づいて、前記第1演算器群による複数の演算処理結果を順番に選択して前記第1入力データとして出力するか、前記第1演算器群による複数の演算処理結果を2つ以上ずつ纏めて選択して前記第1入力データとして出力するか、の何れかが設定される、
請求項3に記載の半導体装置。 - 前記第1データ転送部は、さらに、
前記並列演算器を構成する複数の演算器のうち、前記第1及び前記第2演算器群とは異なる第3演算器群としてグループ化された複数の演算器による演算処理結果を順番に選択して第3入力データとして逐次出力するように構成され、
前記データ処理部は、
前記第1及び前記第2入力データと並行して前記第3入力データに対してさらにデータ処理を行うように構成されている、
請求項3に記載の半導体装置。 - 前記第1データ転送部は、さらに、
前記第1乃至前記第3演算器群のそれぞれによる複数の演算処理結果を順番に選択して前記第1入力データとして出力可能に構成されている、
請求項6に記載の半導体装置。 - 前記第1データ転送部では、前記データ処理部の処理速度に対する前記アクセラレータの処理速度に基づいて、前記第1演算器群による複数の演算処理結果を順番に選択して前記第1入力データとして出力するか、前記第1演算器群による複数の演算処理結果を2つ以上ずつ纏めて選択して前記第1入力データとして出力するか、の何れかが設定される、
請求項6に記載の半導体装置。 - 前記並列演算器を構成する複数の演算器のうち、第1演算器群としてグループ化された複数の演算器に対して選択的に前記第1出力データを出力する第2データ転送部をさらに備えた、
請求項1に記載の半導体装置。 - 前記データ処理部は、
前記第1出力データと並行して第2出力データをさらに逐次出力するように構成され、
前記第2データ転送部は、さらに、
前記並列演算器を構成する複数の演算器のうち、前記第1演算器群とは異なる第2演算器群としてグループ化された複数の演算器に対して選択的に前記第2出力データを出力するように構成されている、
請求項9に記載の半導体装置。 - 前記第2データ転送部は、さらに、
前記データ処理部から逐次出力される前記第2出力データを、又は、前記データ処理部から逐次出力される前記第1出力データを、選択的に前記第2演算器群に対して出力するように構成されている、
請求項10に記載の半導体装置。 - 前記第2データ転送部は、さらに、
前記第1出力データ及び前記第2出力データを順番に選択して前記第1演算器群に対して出力すると共に、前記第2演算器群に対しても出力可能に構成されている、
請求項10に記載の半導体装置。 - 前記第2データ転送部では、前記データ処理部の処理速度に対する前記アクセラレータの処理速度に基づいて、前記データ処理部から逐次出力される前記第1及び前記第2出力データをそれぞれ前記第1及び前記第2演算器群に対して出力するか、前記第1出力データ及び前記第2出力データを順番に選択してその選択結果を前記第1及び前記第2演算器群のそれぞれに対して出力するか、の何れかが設定される、
請求項10に記載の半導体装置。 - 前記並列演算器を構成する複数の演算器の各々は、
演算処理内容の異なる複数の演算回路と、
前記複数の演算回路の出力結果を選択的に出力するセレクタと、
を備えた、請求項1に記載の半導体装置。 - 前記データ処理部は、外部メモリから読み出されたデータに対してデータ処理した結果を前記第1出力データとして逐次出力するとともに、逐次入力される第1入力データに対してデータ処理した結果を前記外部メモリに出力する、
請求項1に記載の半導体装置。 - 前記データ処理部は、
前記第1出力データを生成するための演算処理を制御する第1状態管理部と、
前記第1入力データに対する演算処理を制御する、前記第1状態管理部とは異なる第2状態管理部と、
を備えた、請求項15に記載の半導体装置。 - 前記アクセラレータは、
前記複数の所定データが格納されるローカルメモリをさらに有する、
請求項1に記載の半導体装置。 - 前記並列演算器を構成する複数の演算器のうち、第1演算器群としてグループ化された複数の演算器、及び、第2演算器群としてグループ化された複数の演算器には、前記ローカルメモリから読み出された共通の前記複数の所定データが供給される、
請求項17に記載の半導体装置。 - 前記並列演算器を構成する複数の演算器のうち、第1演算器群としてグループ化された複数の演算器、及び、第2演算器群としてグループ化された複数の演算器には、前記ローカルメモリから読み出されたそれぞれ異なる前記複数の所定データが供給される、
請求項17に記載の半導体装置。 - データ処理部を用いて、逐次入力される第1入力データに対して演算処理を行うとともに、演算処理の結果を第1出力データとして逐次出力し、
アクセラレータを用いて、前記データ処理部から逐次出力される前記第1出力データと、複数の所定データのそれぞれと、の間で並列に演算処理を行い、
前記アクセラレータから出力された複数の演算処理結果を順番に選択して前記第1入力データとして逐次出力する、
半導体装置の制御方法。
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