JPH09212485A - ２次元ｉｄｃｔ回路 - Google Patents

２次元ｉｄｃｔ回路

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JPH09212485A
JPH09212485A JP1796096A JP1796096A JPH09212485A JP H09212485 A JPH09212485 A JP H09212485A JP 1796096 A JP1796096 A JP 1796096A JP 1796096 A JP1796096 A JP 1796096A JP H09212485 A JPH09212485 A JP H09212485A
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Abstract

(57)【要約】 【課題】 Ｍ×Ｎが２の２ｎ（ｎは１以上の整数）乗で
あるＭ点×Ｎ点２次元ＩＤＣＴ（離散コサイン変換）を
計算する回路において、丸めの為の加算の回数を削減
し、高速な２次元離散コサイン変換回路を提供する。 【解決手段】 Ｍ×Ｎが２の２ｎ乗であるＭ点×Ｎ点２
次元ＩＤＣＴを計算する回路において、入力のＤＣＴ係
数のうちＤＣ係数に２n-2 を加算する加算器１と、加算
器１の出力とＤＣ係数以外のＤＣＴ係数を入力とし、２
次元ＩＤＣＴをＭＮ行ＭＮ列の変換行列とＭＮ次の入力
ベクトルとの行列ベクトル積として計算するＭ×Ｎ２次
元ＩＤＣＴ演算器２と、Ｍ×Ｎ２次元ＩＤＣＴ演算器２
の演算結果を右シフトするシフト演算器３とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像信号処理等で
用いられる２次元逆離散コサイン変換（ＩＤＣＴ）を実
現する２次元ＩＤＣＴ回路に関する。
【０００２】
【従来の技術】マイクロプロセッサやシグナルプロセッ
サの性能向上により、これらのプロセッサにより画像信
号処理を実現することが可能になってきている。なかで
も乗算器や積和演算器を内蔵したマイクロプロセッサで
は積和演算を加減算と同じクロック数で実現できるた
め、処理の高速化にあたっては乗算の数を減らすだけで
なく、加減算と積和演算の数の和を最小化することが望
ましい。
【０００３】マイクロプロセッサやシグナルプロセッサ
により２次元（逆）ＤＣＴを実現する場合、内部レジス
タの本数の制限から、まず行方向の１次元（逆）ＤＣＴ
を計算して結果を一旦外部メモリに格納し、次に行方向
処理結果をメモリから列方向に読み出して列方向の１次
元（逆）ＤＣＴを実行するのが一般的である。このと
き、演算量やハードウェア量が増大するのを防ぐため
に、行方向の演算結果は単精度に打ち切って外部メモリ
に格納するのが普通であり、そのために演算誤差が生じ
る。このような演算誤差を抑えながら積和演算と加減算
の総数を抑える方法として、１９９５年電子情報通信学
会基礎・境界ソサイエティ大会予稿集８８頁に記載され
ている「２次元（逆）ＤＣＴ高速化の一検討」等があ
る。
【０００４】図１０は、従来の２次元ＩＤＣＴ回路の一
例を示すブロック図である。まずＭ×Ｎ２次元ＩＤＣＴ
演算器２では、Ｍ×Ｎ（Ｍ及びＮはそれぞれ自然数を表
す）個のＤＣＴ係数を入力として、Ｍ点×Ｎ点２次元逆
離散コサイン変換を行う。Ｍ×Ｎ２次元ＩＤＣＴ演算器
２では少数部ｋビット目まで計算し、加算器１９とシフ
ト演算器３で演算結果を整数に丸める。そのため加算器
１９では、Ｍ×Ｎ２次元ＩＤＣＴ演算器２の出力データ
全てに対して最下位ビットから数えてｋ−１ビット目に
１を加算する。シフト演算器３は、加算器１９の出力を
ｋビット右シフトする。
【０００５】
【発明が解決しようとする課題】以上説明した従来方式
では、少数部ｋビット目まで計算された演算結果を丸め
る為に、加算器１９においてＭ×Ｎ２次元ＩＤＣＴ演算
器２の演算結果であるＭ×Ｎ個のデータ全てに対して丸
めの為に０．５を加算している。そのため加算演算がＭ
×Ｎ回必要である。
【０００６】本発明の目的は、丸めの為の加算の回数を
１回に削減できる高速な２次元ＩＤＣＴ回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によれば、Ｍ×Ｎ
（Ｍ及びＮはそれぞれ自然数を表す）が２2n（ｎは１以
上の整数を表す）であるＭ点×Ｎ点２次元ＩＤＣＴ（逆
離散コサイン変換）を計算する２次元ＩＤＣＴ回路にお
いて、２次元ＩＤＣＴをＭＮ行ＭＮ列の変換行列とＭＮ
次の入力ベクトルとの行列ベクトル積として計算するＭ
×Ｎ２次元ＩＤＣＴ演算器と、このＭ×Ｎ２次元ＩＤＣ
Ｔ演算器の演算結果を右シフトするシフト演算器と、前
記Ｍ×Ｎ２次元ＩＤＣＴ演算器の入力であるＤＣＴ（離
散コサイン変換）係数のうちＤＣ（離散コサイン）係数
に２n-2 を加算する加算器とを備え、前記シフト演算器
の出力信号を前記２次元ＩＤＣＴ回路の回路出力信号と
することを特徴とする２次元ＩＤＣＴ回路が得られる。
【０００８】更に本発明によれば、Ｍ及びＮがそれぞれ
８であり、ｎが３であることを特徴とする２次元ＩＤＣ
Ｔ回路が得られる。
【０００９】また本発明によれば、Ｍ×Ｎ２次元ＩＤＣ
Ｔ演算器として８×８・２次元ＩＤＣＴ演算器を備えた
２次元ＩＤＣＴ回路において、前記８×８・２次元ＩＤ
ＣＴ演算器が、複数のテンソル積演算器と、複数のバタ
フライ演算器と、複数の２次元バタフライ演算器とを用
いて構成されていることを特徴とする２次元ＩＤＣＴ回
路が得られる。
【００１０】
【作用】本発明の原理を説明する。Ｍ点×Ｎ点２次元Ｉ
ＤＣＴは、下記の数式１
【００１１】
【数１】 とすると、下記の数式２
【００１２】
【数２】 と表せる。ここで、ｘ（０，０）の係数であるｒ（０，
０，ｉ，ｊ）は、下記の数式３
【００１３】
【数３】 となり、ｉ、ｊの値に関係のない定数になる。少数部ｋ
ビット目まで計算したｆ（ｉ，ｊ）を、最終段でｋビッ
ト右シフトして整数化するため、０．５に相当する値す
なわち最下位ビットから数えてｋ−１ビット目に丸めの
ための１を加算する。ｆ（ｉ，ｊ）に０．５を加算する
のは、式（１）の右辺総和の第１項に予め０．５を加算
しておくのと等価であるため、第１項は下記の数式４
【００１４】
【数４】 となり、ｉ、ｊに関係のない値となる。さらに、Ｍ・Ｎ
の値が２2nであるとき、２1-n （ｘ（０，０）＋
２n-2 ）となる。
【００１５】このように、Ｍ点×Ｎ点２次元ＩＤＣＴ演
算においては、入力のＤＣ係数であるｘ（０，０）に２
n-2 を加算することで、全てのｆ（ｉ，ｊ）の最下位ビ
ットから数えてｋ−１ビット目に１を加算したことにな
り、丸めによる加算の回数をＭ×Ｎ回から１回に減らす
ことができる。
【００１６】
【発明の実施の形態】次に、本発明の実施例を図面を参
照しながら説明する。
【００１７】ｕ、ｖをそれぞれ０からＮ−１、Ｍ−１ま
での整数とし、ｕを垂直方向のアドレス、ｖを水平方向
のアドレスとするＤＣＴ係数をｘ（ｕ，ｖ）とする。
【００１８】図１は本発明の一実施例によるＭ点×Ｎ点
２次元ＩＤＣＴ回路の一実施例を示すブロック図であ
る。加算器１は、図２に示すように、入力ＤＣＴ係数の
うちのＤＣ係数ｘ（０，０）を入力とし、２n-2 を加算
する。Ｍ×Ｎ２次元ＩＤＣＴ演算器２では、加算器１の
出力と、ＤＣＴ係数ｘ（０，１）からｘ（Ｍ−１，Ｎ−
１）を入力としてＭ点×Ｎ点２次元逆離散コサイン変換
を行う。演算器２では小数部ｋビット目まで計算する。
シフト演算器３では、図３に示すように、小数部ｋビッ
トで計算されたＭ×Ｎ２次元ＩＤＣＴ演算器２の演算結
果をそれぞれｋビット算術右シフトして出力する。
【００１９】図４に、Ｍ×Ｎ２次元ＩＤＣＴ演算器２の
一実施例を示す。乗算器４では、ｘ（０，０）からｘ
（Ｍ−１，Ｎ−１）のＭ×Ｎ個のＤＣＴ係数を入力と
し、それぞれの入力データｘ（ｕ，ｖ）に対して乗算係
数ｒ（ｕ，ｖ，ｉ，ｊ）をかける。加算器５では、乗算
器４の乗算結果Ｍ×Ｎ個を全て加算し、ＩＤＣＴ演算結
果ｆ（ｉ，ｊ）を得る。
【００２０】Ｍ×Ｎ２次元ＩＤＣＴ演算器２としては、
２次元ＩＤＣＴをＭＮ行ＭＮ列の変換行列とＭＮ次の入
力ベクトルとの行列ベクトル積として計算する演算方式
であればどのような方式を用いても良い。
【００２１】例えば、１９９５年電子情報通信学会基礎
・境界ソサイエティ大会予稿集８８頁に記載の方式を用
いた場合のＭ＝Ｎ＝８の構成例を図５に示す。８×８・
２次元ＩＤＣＴ演算器は、テンソル積演算器６〜１４
と、バタフライ演算器１６及び１７と、２次元バタフラ
イ演算器１５及び１８とから構成される。
【００２２】Ｃuv＝｛（ｃｏｓ２πｕ）／３２｝・
｛（ｃｏｓ２πｖ）／３２｝とすると、テンソル積演算
器６は、ＤＣＴ係数（０，０）、（０，４）、（４，
０）、（４，４）を入力として、下記の数式５で表され
る４×４行列
【００２３】
【数５】 との行列ベクトル演算を行う。
【００２４】テンソル積演算器７は、ＤＣＴ係数（０，
２）、（０，６）、（４，２）、（４，６）を入力とし
て、下記の数式６で表される４×４行列
【００２５】
【数６】 との行列ベクトル演算を行う。
【００２６】テンソル積演算器８は、ＤＣＴ係数（２，
０）、（２，４）、（６，０）、（６，４）を入力とし
て、下記の数式７で表される４×４行列
【００２７】
【数７】 との行列ベクトル演算を行う。
【００２８】テンソル積演算器９は、ＤＣＴ係数（２，
２）、（２，６）、（６，２）、（６，６）を入力とし
て、下記の数式８で表される４×４行列
【００２９】
【数８】 との行列ベクトル演算を行う。
【００３０】テンソル積演算器１０は、ＤＣＴ係数
（０，１）、（０，３）、（０，５）、（０，７）、
（４，１）、（４，３）、（４，５）、（４，７）を入
力として、下記の数式９で表される８×８行列
【００３１】
【数９】 との行列ベクトル演算を行う。
【００３２】テンソル積演算器１１は、ＤＣＴ係数
（２，１）、（２，３）、（２，５）、（２，７）、
（６，１）、（６，３）、（６，５）、（６，７）を入
力として、下記の数式１０で表される８×８行列
【００３３】
【数１０】 との行列ベクトル演算を行う。
【００３４】テンソル積演算器１２は、ＤＣＴ係数
（１，０）、（１，４）、（３，０）、（３，４）、
（５，０）、（５，４）、（７，０）、（７，４）を入
力として、下記の数式１１で表される８×８行列
【００３５】
【数１１】 との行列ベクトル演算を行う。
【００３６】テンソル積演算器１３は、ＤＣＴ係数
（１，２）、（１，６）、（３，２）、（３，６）、
（５，２）、（５，６）、（７，２）、（７，６）を入
力として、下記の数式１２で表される８×８行列
【００３７】
【数１２】 との行列ベクトル演算を行う。
【００３８】テンソル積演算器１４は、ＤＣＴ係数
（１，１）、（１，３）、（１，５）、（１，７）、
（３，１）、（３，３）、（３，５）、（３，７）、
（５，１）、（５，３）、（５，５）、（５，７）、
（７，１）、（７，３）、（７，５）、（７，７）を入
力として、下記の数式１３で表される１６×１６行列
【００３９】
【数１３】 との行列ベクトル演算を行う。
【００４０】２次元バタフライ演算器１５は、テンソル
積演算器６、７、８、９の演算結果を入力として図６の
フローグラフで表される処理を行う。バタフライ演算器
１６は、テンソル積演算器１０と１１の演算結果を入力
として図７のフローグラフで表される処理を行う。バタ
フライ演算器１７は、テンソル積演算器１２と１３の演
算結果を入力として図８のフローグラフで表される処理
を行う。２次元バタフライ演算器１８は、２次元バタフ
ライ演算器１５とバタフライ演算器１６と１７とテンソ
ル積演算器１４の演算結果を入力として図９のフローグ
ラフで表される処理を行う。
【００４１】
【発明の効果】以上説明したように、本発明に従えばＭ
×Ｎが２の２ｎ乗であるＭ点×Ｎ点２次元ＩＤＣＴを演
算する回路において、１回の加算で全ての演算結果に対
して丸めのための加算を行ったのと同等の効果を得るこ
とができ、高速に２次元ＩＤＣＴ演算を行うことが可能
になる。
【図面の簡単な説明】
【図１】本発明の一実施例による２次元ＩＤＣＴ回路の
実施例を示すブロック図である。
【図２】図１の加算器１の演算を説明する図である。
【図３】図１のシフト演算器３の動作を説明する図であ
る。
【図４】図１のＭ×Ｎ２次元ＩＤＣＴ演算器２の一例を
示すブロック図である。
【図５】８点×８点２次元ＩＤＣＴ演算回路の一例を示
すブロック図である。
【図６】図５の４点×４点２次元バタフライ演算器１５
で行う演算を示す図である。
【図７】図５のバタフライ演算器１６で行う演算を示す
図である。
【図８】図５のバタフライ演算器１７で行う演算を示す
図である。
【図９】図５の２次元バタフライ演算器１８で行う演算
を示す図である。
【図１０】従来の２次元ＩＤＣＴ回路を示すブロック図
である。
【符号の説明】
１ 加算器 ２ Ｍ×Ｎ２次元ＩＤＣＴ演算器 ３ シフト演算器 ４ 乗算器 ５ 加算器 ６ テンソル積演算器 ７ テンソル積演算器 ８ テンソル積演算器 ９ テンソル積演算器 １０ テンソル積演算器 １１ テンソル積演算器 １２ テンソル積演算器 １３ テンソル積演算器 １４ テンソル積演算器 １５ ２次元バタフライ演算器 １６ バタフライ演算器 １７ バタフライ演算器 １８ ２次元バタフライ演算器 １９ 加算器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 Ｍ×Ｎ（Ｍ及びＮはそれぞれ自然数を表
    す）が２2n（ｎは１以上の整数を表す）であるＭ点×Ｎ
    点２次元ＩＤＣＴ（逆離散コサイン変換）を計算する２
    次元ＩＤＣＴ回路において、 ２次元ＩＤＣＴをＭＮ行ＭＮ列の変換行列とＭＮ次の入
    力ベクトルとの行列ベクトル積として計算するＭ×Ｎ２
    次元ＩＤＣＴ演算器と、 このＭ×Ｎ２次元ＩＤＣＴ演算器の演算結果を右シフト
    するシフト演算器と、 前記Ｍ×Ｎ２次元ＩＤＣＴ演算器の入力であるＤＣＴ
    （離散コサイン変換）係数のうちＤＣ（離散コサイン）
    係数に２n-2 を過酸する加算器とを備え、 前記シフト演算器の出力信号を前記２次元ＩＤＣＴ回路
    の回路出力信号とすることを特徴とする２次元ＩＤＣＴ
    回路。
  2. 【請求項２】 Ｍ及びＮがそれぞれ８であり、ｎが３で
    あることを特徴とする請求項１に記載の２次元ＩＤＣＴ
    回路。
  3. 【請求項３】 Ｍ×Ｎ２次元ＩＤＣＴ演算器として８×
    ８・２次元ＩＤＣＴ演算器を備えた請求項２に記載の２
    次元ＩＤＣＴ回路において、前記８×８・２次元ＩＤＣ
    Ｔ演算器が、複数のテンソル積演算器と、複数のバタフ
    ライ演算器と、複数の２次元バタフライ演算器とを用い
    て構成されていることを特徴とする２次元ＩＤＣＴ回
    路。
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