CN112422979B - 应用于离散及逆离散正弦余弦变换的运算电路 - Google Patents

Abstract

一种应用于离散与逆离散正弦余弦变换的运算电路。其第一及第二项次运算电路各包含：高位及最低位运算电路及第一加法器。各高位运算电路对被乘数选择性进行左移、在有效时输出并决定正负号后，在对应的位越高时对被乘数进行越高位数左移产生高位运算结果。最低位运算电路在有效时输出被乘数并决定正负号，产生最低位运算结果，由第一加法器加总为项次运算结果。第三项次运算电路在有效时输出加数、决定正负号，并与取二补码总和加总产生第三项次运算结果。第二加法器加总项次运算结果及第三项次运算结果，产生总运算结果。

Description

应用于离散及逆离散正弦余弦变换的运算电路

技术领域

本发明是有关于一种运算技术，且特别是有关于一种应用于离散与逆离散正弦余弦变换的运算电路。

背景技术

随着多媒体技术在军事、民用领域的应用范围渐广，以及消费性电子产品的不断发展，视频编码技术是备受关注的研究领域。视频编码技术是建构影片与播放影片的主要技术，是所有影视频应用的基础。其中，视频编译码过程常需要使用应用于离散与逆离散正弦余弦变换的计算，其电路的复杂度相当大。

因此，如何设计一个新的应用于离散与逆离散正弦余弦变换的运算电路，以达到快速运算以降低电路延迟的目的，乃为此一业界亟待解决的问题。

发明内容

发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键组件或界定本发明的范围。

本发明内容之一目的是在提供一种应用于离散与逆离散正弦余弦变换的运算电路，由此改善现有技术的问题。

为达上述目的，本发明内容的一技术问题是关于一种应用于离散与逆离散正弦余弦变换的运算电路，包含：第一项次运算电路以及一第二项次运算电路、第三项次运算电路以及第二加法器。第一项次运算电路以及一第二项次运算电路分别包含：多个高位运算电路、最低位运算电路以及第一加法器。高位运算电路分别配置以根据由乘数决定的位移控制信号对被乘数进行不同位数的左移产生位移被乘数，仅根据由乘数决定的位有效控制信号的有效准位输出位移被乘数，根据由乘数决定的位符号控制信号与项次符号信号决定位移被乘数的正负号，以及在任一高位运算电路对应的位越高时对位移被乘数进行越高位数的左移，以产生高位运算结果。最低位运算电路配置以仅根据由乘数决定之最低位有效控制信号之有效准位输出被乘数，以及根据由乘数决定之最低位符号控制信号与项次符号信号决定被乘数的正负号，以产生最低位运算结果。第一加法器配置以加总高位运算结果以及最低位运算结果为项次运算结果。第三项次运算电路配置以根据项次有效控制信号的有效准位输出加数，以及根据项次符号控制信号决定加数的正负号，并与取二补码总和加总以产生第三项次运算结果。第二加法器配置以加总第一以及第二项次运算电路的项次运算结果以及第三项次运算结果，以产生总运算结果。

本发明的运算电路通过易于化简的方式，有利于电路合成，而具有延迟低且面积小的优点。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1为本发明一实施例中，一种应用于离散与逆离散正弦余弦变换的运算电路的方块图；

图2A为本发明一实施例中，第一项次运算电路更详细的方块图；以及

图2B为本发明一实施例中，第二项次运算电路更详细的方块图。

具体实施方式

请参照图1。图1为本发明一实施例中，一种应用于离散与逆离散正弦余弦变换的运算电路1的方块图。更详细地说，运算电路1可应用以进行离散正弦变换(discrete sinetransform；DST)、离散余弦变换(discrete cosine transform；DCT)、逆离散正弦变换(inverse discrete sine transform；IDST)以及逆离散余弦变换(inverse discretecosine transform；IDCT)。

运算电路1包含：第一项次运算电路100、第二项次运算电路120、第三项次运算电路140以及第二加法器160。

于一实施例中，视频编译码过程常需要使用离散与逆离散正弦余弦变换的计算。在进行上述变换的方法中，往往需要进行下列计算：Y＝±X0×A±X1×B±C。其中，X0为第一项次的被乘数，A为第一项次的乘数，其为一个常数。X1为第二项次的被乘数，B为第二项次的乘数，其为一个常数。C为上一级待加减的输入值。

因此，上述的第一项次运算电路100、第二项次运算电路120以及第三项次运算电路140分别对应计算上述表达式中的第一项次(±X0×A)、第二项次(±X1×B)以及第三项次(C)。

请同时参照图2A。图2A为本发明一实施例中，第一项次运算电路100更详细的方块图。如前所述，第一项次运算电路100配置以计算第一项次±X0×A，并包含：高位运算电路102A-102F、最低位运算电路104以及第一加法器106。

高位运算电路102A-102F于本实施例中的数目为六个，且结构大同小异。以高位运算电路102A为例，其包含位左移多任务器110、位输出单元112、位互斥或门114以及位左移单元116。

位左移多任务器110配置以依据由乘数A决定的位移控制信号SHA0对被乘数X0进行不同位数的左移以产生位移被乘数X00。

于一实施例中，位左移多任务器110是依据位移控制信号SHA0对被乘数X0进行0、1、2或3位的左移。因此，位移控制信号SHA0实际上为一个两位的控制信号。举例而言，当位移控制信号SHA0分别为00、01、10及11时，位左移多任务器110分别对被乘数X0进行0、1、2或3位的左移，以输出位移被乘数X00。

位输出单元112配置以根据由乘数A决定的位有效控制信号SEA0决定位移被乘数X00的输出。于一实施例中，位输出单元112是由与门实现，且位有效控制信号SEA0可具有分别为0及1的无效准位以及有效准位。

因此，当位有效控制信号SEA0为无效准位0时，无论位移被乘数X00的值为何，位输出单元112将使位移被乘数X00输出为0。而当位有效控制信号SEA0为有效准位1时，位输出单元112将输出位移被乘数X00的值。

位互斥或门114配置以根据位符号控制信号SSA0决定位移被乘数X00的正负号。于一实施例中，位符号控制信号SSA0可具有分别为1及0的负号准位以及正号准位。

于一实施例中，位符号控制信号SSA0实际上是根据由乘数A决定的高位符号信号SA0以及项次符号信号SH0进行互斥或逻辑运算产生。其中，项次符号信号SH0是依第一项次的正负号决定。当第一项次为正号，项次符号信号SH0将为0，而当第一项次为负号，项次符号信号SH0将为1。

因此，当位符号控制信号SSA0为负号准位1时，位互斥或门114将据以对位移被乘数X00进行互斥或的逻辑运算，以输出为负数的位移被乘数X00。而当位符号控制信号SSA0为正号准位0时，位互斥或门114将据以对位移被乘数X00进行互斥或的逻辑运算，以输出为正数的位移被乘数X00，SSA0会被加总起来在取二补码总和TC。

位左移单元116配置以在高位运算电路102A对应的位越高对位移被乘数X00进行越高位数的左移，以产生高位运算结果XS00。于一实施例中，高位运算电路102A对应最高的位，并对位移被乘数X00进行11位的左移，而这低位的11位分别以SSA0代表，当位符号控制信号SSA0为负号准位1时，这11低位就是11111111111，当位符号控制信号SSA0为正号准位0时，就是00000000000。

类似地，高位运算电路102B-102F所包含的位左移多任务器110分别根据位移控制信号SHA1-SHA5对被乘数X0进行0、1、2或3位之左移，以输出位移被乘数X01-X05。高位运算电路102B-102F所包含的位输出单元112分别根据位有效控制信号SEA1-SEA5决定位移被乘数X01-X05是否有效输出。

高位运算电路102B-102F所包含的位互斥或门114分别根据位符号控制信号SSA1-SSA5决定位移被乘数X01-X05的正负号，SSA0-SSA5会被加总起来在取二补码总和TC。高位运算电路102B-102F所包含的位左移单元116分别在高位运算电路102B-102F对应的位越高对位移被乘数X01-X05进行越高位数的左移，例如依序分别进行9、7、5、3及1位的左移，而这些低位的9、7、5、3、1位分别以SSA1、SSA2、SSA3、SSA4、SSA5代表，以产生高位运算结果XS01-XS05。

最低位运算电路104包含：最低位输出单元111以及最低位互斥或门113。

最低位输出单元111配置以在由乘数A决定的最低位有效控制信号SEA6决定被乘数X0的输出。于一实施例中，最低位输出单元111是由与门实现，且最低位有效控制信号SEA6可具有分别为0及1的无效准位以及有效准位。

因此，当最低位有效控制信号SEA6为无效准位0时，无论位移被乘数X0的值为何，最低位输出单元111将使位移被乘数X00输出为0。而当最低位有效控制信号SEA6为有效准位1时，最低位输出单元111将输出被乘数X0的值。

最低位互斥或门113配置以根据最低位符号控制信号SSA6决定被乘数X0的正负号。于一实施例中，最低位符号控制信号SSA6可具有分别为0及1的正号准位以及负号准位。

于一实施例中，最低位符号控制信号SSA6实际上是根据由乘数A决定之最低位符号信号SA6以及项次符号信号SH0进行互斥或逻辑运算产生。

因此，当最低位符号控制信号SSA6为负号准位1时，最低位互斥或门113将据以对被乘数X0进行互斥或的逻辑运算，以输出为负数的被乘数X0。而当最低位符号控制信号SSA6为正号准位0时，最低位互斥或门113将据以对被乘数X0进行互斥或的逻辑运算，以输出为正数之被乘数X0，SSA6会被加总在取二补码总和TC。最低位互斥或门113所输出具有正负号的被乘数X0，将作为最低位运算结果XS06。

需注意的是，上述关于取二补码总和TC的运算，可依照离散与逆离散正弦余弦变换算法，预先统计经由查表得知，减少运算量。

第一加法器106配置以加总高位运算结果XS01-XS05以及最低位运算结果XS06为项次运算结果XTA。

于一实施例中，位移控制信号SHA0-SHA5、位有效控制信号SEA0-SEA5、高位符号信号SA0-SA5、最低位有效控制信号SEA6以及最低位符号信号SA6，是由乘数A对乘数对应表进行查表决定。

请参照表1。表1为本发明一实施例中，乘数对应表的内容。

表1

乘数A	SEA0-SEA6	SA0-SA6	SHA0-SHA5
				0	0000000	0000000	000000000000
2	0000010	0000000	000000000000
				4	0000010	0000000	000000000001
64	0000100	0000000	000000001100
				87	0001111	0000001	000000010110
75	0001111	0000000	000000010000
				50	0001110	0000000	000000000100
18	0000110	0000000	000000000100
				83	0001111	0000000	000000010100
36	0000110	0000000	000000001001
				90	0011110	0001100	000000000000

于一实施例中，表1所示的乘数对应表，可应用于HEVC/AVS2/VVC/AVS3的视频编码标准。需注意的是，表1仅示例性的列出部分数值。在实际应用中，乘数对应表可包含更多互相对应的数值，而不仅限于表1所列的数值。

第一行字段对应的内容为乘数A的数值，例如第二行第五列字段对应的87。第二行字段对应的内容为位有效控制信号SEA0-SEA5以及最低位有效控制信号SEA6的内容，且各字段的数目，例如第二行第五列字段对应的0001111，依序对应最高位至最低位。

第三行字段对应的内容为高位符号信号SA0-SA5以及最低位符号信号SA6的内容，且各字段的数目，例如第二行第五列字段对应的0000001，依序对应最高位至最低位的信号数值。第四行字段对应的内容为位移控制信号SHA0-SHA5的内容，且各字段的数目，例如第二行第五列字段对应的000000010110，每两位依序对应最高位至最低位的信号数值。

因此，对于上述乘数A为87的范例来说，当X0以16进制表示为0x0001，高位运算电路102A-102F所包含的位左移多任务器110分别根据查表所得的位移控制信号SHA0-SHA5的数值(000000010110)，分别进行0、0、0、1、1及2位的位移，以分别成为0x0001、0x0001、0x0001、0x0002、0x0002及0x0004的位移被乘数X00-X05。

接着，高位运算电路102A-102F所包含的位输出单元112以及最低位运算电路104所包含的最低位输出单元111，分别根据查表所得的位有效控制信号SEA0-SEA5及最低位有效控制信号SEA6的数值(0001111)，决定位移被乘数X00-X02为无效而输出0，并决定位移被乘数X03-X06均有效。因此，高位运算电路102A-102F所包含的位输出单元112以及最低位运算电路104所包含的最低位输出单元111将分别输出0x0000、0x0000、0x0000、0x0002、0x0002及0x0004及0x0001。

高位运算电路102A-102F所包含的位互斥或门114以及最低位运算电路104所包含的最低位互斥或门113，分别根据查表所得的位符号控制信号SSA0-SSA5以及最低位符号控制信号SSA6的数值，决定位移被乘数X00-X05以及被乘数X0的正负号。更详细地说，位符号控制信号SSA0-SSA5以及最低位符号控制信号SSA6的数值，是根据查表所得的高位符号信号SA0-SA5以及最低位符号信号SA6的数值(0000001)，分别与项次符号信号SH0进行互斥或逻辑运算产生。

于本实施例中，为正号的第一项次使项次符号信号SH0为0。因此，位符号控制信号SSA0-SSA5以及最低位符号控制信号SSA6的数值将分别为(0000001)。高位运算电路102A-102F所包含的位互斥或门114将分别输出具有正负号的位移被乘数X00-X05，分别为0x0000、0x0000、0x0000、0x0002、0x0002及0x0004。最低位运算电路104所包含的最低位互斥或门113则将输出具有正负号的被乘数X0，以产生为0xFFFE的最低位运算结果XS06。

接着，高位运算电路102A-102F所包含的位左移单元116分别对于具有正负号的位移被乘数X00-X05进行11、9、7、5、3及1位的左移，以产生高位运算结果XS00-XS05。其中，位移被乘数X00-X02由于为0，因此经过位的左移后的高位运算结果XS00-XS02仍均为0。位移被乘数X03-X05分别为0x0002、0x0002及0x0004，经过5、3及1位的左移后所产生的高位运算结果XS03-XS05分别为0x0040、0x0010及0x0008。

第一加法器106将高位运算结果XS00-XS05以及最低位运算结果XS06进行加总为相当于±X0×A的项次运算结果XTA。因此，项次运算结果XTA将为0x0040+0x0010+0x0008+0xFFFE＝0x0056。

因此，第一项次运算电路100可根据上述的过程，计算第一项次±X0×A。

请参照图2B。图2B为本发明一实施例中，第二项次运算电路120更详细的方块图。

类似地，第二项次运算电路120亦可具有与第一项次运算电路100相同的结构，包含：高位运算电路102A-102F、最低位运算电路104以及第一加法器106。

高位运算电路102A-102F、最低位运算电路104以及第一加法器106亦可根据查表而得的位移控制信号SHB0-SHB5、位有效控制信号SEB1-SEB5及最低位有效控制信号SEB6与位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值进行计算，以产生高位运算结果XS10-XS15以及最低位运算结果XS16，并由第一加法器106将高位运算结果XS10-XS15以及最低位运算结果XS16进行加总为相当于±X1×B的项次运算结果XTB。

由于第二项次运算电路120与第一项次运算电路100的结构与计算方式大同小异，因此不再对第二项次运算电路120的细节进行赘述。

仅需注意的是，在第二项次运算电路120中，高位运算电路102A-102F所包含的位互斥或门114以及最低位运算电路104所包含的最低位互斥或门113，是分别根据查表所得的位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值，决定位移被乘数X10-X15以及被乘数X1的正负号。更详细地说，位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值，是根据查表所得的高位符号信号SB0-SB5以及最低位符号信号SB6的数值，分别与项次符号信号SH1进行互斥或逻辑运算产生。

参照表一乘数B的数值，例如第二行第11列字段对应的90。第二行字段对应的内容为位有效控制信号SEB0-SEB5以及最低位有效控制信号SEB6的内容，且各字段的数目，例如第二行第五列字段对应的0011110，依序对应最高位至最低位。

第三行字段对应的内容为高位符号信号SB0-SB5以及最低位符号信号SB6的内容，且各字段的数目，例如第二行第11列字段对应的0001100，依序对应最高位至最低位的信号数值。第四行字段对应的内容为位移控制信号SHB0-SHB5的内容，且各字段的数目，例如第二行第五列字段对应的000000000000，每两位依序对应最高位至最低位的信号数值。

因此，对于上述乘数B为90的范例来说，当X1为16进制0x0001，高位运算电路102A-102F所包含的位左移多任务器110分别根据查表所得的位移控制信号SHB0-SHB5的数值(000000000000)，分别进行0、0、0、0、0及0位的位移，以分别成为0x0001、0x0001、0x0001、0x0001、0x0001及0x0001的位移被乘数X10-X15。

接着，高位运算电路102A-102F所包含的位输出单元112以及最低位运算电路104所包含的最低位输出单元111，分别根据查表所得的位有效控制信号SEB1-SEB5及最低位有效控制信号SEB6的数值(0011110)，决定位移被乘数X10-X11为无效而输出0，并决定位移被乘数X12-X15均有效。因此，高位运算电路102A-102F所包含的位输出单元112以及最低位运算电路104所包含的最低位输出单元111将分别输出0x0000、0x0000、0x0001、0x0001、0x0001、0x0001及0x0000。

高位运算电路102A-102F所包含的位互斥或门114以及最低位运算电路104所包含的最低位互斥或门113，分别根据查表所得的位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值，决定位移被乘数X10-X15以及被乘数X1的正负号。更详细地说，位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值，是根据查表所得的高位符号信号SB0-SB5以及最低位符号信号SB6的数值(0001100)，分别与项次符号信号SH1进行互斥或逻辑运算产生。

于本实施例中，为负号的第二项次使项次符号信号SH1为1。因此，位符号控制信号SSB0-SSB5以及最低位符号控制信号SSB6的数值将分别为(1110011)。高位运算电路102A-102F所包含的位互斥或门114将分别输出具有正负号的位移被乘数X10-X15，分别为0xFFFF、0xFFFF、0xFFFE、0x0001、0x0001及0xFFFE。最低位运算电路104所包含的最低位互斥或门113则将输出具有正负号的被乘数X1，以产生为0xFFFF的最低位运算结果XS16。

接着，高位运算电路102A-102F所包含的位左移单元116分别对于具有正负号的位移被乘数X10-X15进行11、9、7、5、3及1位的左移，以产生高位运算结果XS10-XS15。其中，位移被乘数X10-X11由于为0xFFFF，因此经过位的左移后的高位运算结果XS00-XS01仍均为0xFFFF。位移被乘数X12-X15分别为0xFFFE、0x0001、0x0001及0xFFFE，经过11、9、7、5、3及1位的左移后所产生的高位运算结果XS10-XS15分别为0xFFFF、0xFFFF、0xFF7F、0x0020及0x0008、0xFFFD。

第一加法器106将高位运算结果XS10-XS15以及最低位运算结果XS16进行加总为相当于±X1×B的项次运算结果XTB。因此，项次运算结果XTB将为0xFFFF+0xFFFF+0xFF7F+0x0020+0x0008+0xFFFD+0xFFFF＝0xFFA1。

第三项次运算电路140包含项次输出单元150、项次互斥或门152以及第三加法器154。

项次输出单元150配置以根据项次有效控制信号SEC的决定加数C是否有效输出。当项次有效控制信号SEC为无效准位0时，无论加数C的值为何，项次输出单元150将使加数C输出为0。而当项次有效控制信号SEC为有效准位1时，项次输出单元150将输出加数C的值。

项次互斥或门152根据项次符号控制信号SSC决定加数C的正负号。于本实施例中，为正号的第三项次使项次符号控制信号SSC为0，并使项次互斥或门152进行互斥或逻辑运算后，输出为正值的加数C。为负号的第三项次使项次符号控制信号SSC为1，并使项次互斥或门152进行互斥或逻辑运算后，输出为负值的加数C。

第三加法器154配置以使具有正负号的加数C与取二补码总和TC加总以产生第三项次运算结果XTC。因为离散与逆离散正弦余弦变换矩阵的系数为常数，且在转换过程中为规律并可以得知SH0与SH1为何，所以对于负数取二补码而言，取二补码总和TC为所有高位运算电路102A-102F的位符号控制信号SSA0-SSA6，以及SSB0-SSB6与以及项次符号控制信号SSC的总和，可以预先统计经由查表得知。所以算式Y＝+87×1-90×1+0，SCC0＝0，TC＝1+5+0得到XTC＝6。

第二加法器160配置以加总第一以及第二项次运算电路100及120的项次运算结果XTA、XTB以及第三项次运算结果XTC，以产生总运算结果Y。需注意的是，在图1中，第二加法器160是绘示为单一个加法器。然而在实作中，第二加法器160亦可由两个加法器实现，其中一个将项次运算结果XTA、XTB加总，另一个则将前一个加法器加总的结果再与第三项次运算结果XTC，以产生总运算结果Y。本发明不限于此。以范例Y＝±X0×A±X1×B±C＝+1×87-1x90+0＝-3。其中，XTA＝0x0056；XTB＝0xFFA1；XTC＝6；Y＝XTA+XTB+XTC＝0x0056+0xFFA1+6＝0xFFFD。

需注意的是，上述的实施例是以应用于HEVC/AVS2/VVC/AVS3视频编码标准的乘数对应表为范例进行说明。于其他实施例中，本发明的运算电路1亦可采用应用于例如，但不限于VP9以及AV1视频编码标准的乘数对应表来实现。

本发明的运算电路1藉由易于化简的方式，有利于电路合成，既可降低取二补码运算带来的时间延迟，亦可减少绕线复杂度，而具有延迟低且面积小的优点。

虽然上文实施方式中公开了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不悖离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以附随申请专利范围所界定者为准。

【符号说明】

1：运算电路

102A-102F：高位运算电路

106：第一加法器

111：最低位输出单元

113：最低位互斥或门

116：位左移单元

140：第三项次运算电路

152：项次互斥或门

160：第二加法器

SHA0-SHA5、SHB0-SHB5：位移控制信号

SA6、SB6：最低位符号信号

SEA6、SEB6：最低位有效控制信号

SH0、SH1：项次符号信号

SSA0-SSA5、SSB0-SSB5：位符号控制信号

TC：取二补码总和

X00-X05、X10-X15：位移被乘数

XS06、XS16：最低位运算结果

Y：总运算结果100：第一项次运算电路

104：最低位运算电路

110：位左移多任务器

112：位输出单元

114：位互斥或门

120：第二项次运算电路

150：项次输出单元

154：第三加法器

C：加数

SA0-SA5、SB0-SB5：高位符号信号

SEA0-SEA5、SEB0-SEB5：位有效控制信号

SEC：项次有效控制信号

SSC：项次符号控制信号

SSA6、SSB6：最低位符号控制信号

X0、X1：被乘数

XS00-XS05、XS10-XS15：高位运算结果

XTA、XTB：项次运算结果

XTC：第三项次运算结果。

Claims (10)

1.一种应用于离散及逆离散正弦余弦变换的运算电路，包含：

一第一项次运算电路以及一第二项次运算电路，分别包含：

多个高位运算电路，分别配置以根据由一乘数决定的一位移控制信号对一被乘数进行不同位数的左移产生一位移被乘数，仅根据由该乘数决定的一位有效控制信号的一有效准位输出该位移被乘数，根据由该乘数决定的一位符号控制信号与一项次符号信号决定该位移被乘数的正负号，以及在任一该高位运算电路对应的位越高时对该位移被乘数进行越高位数的左移，以产生一高位运算结果；

一最低位运算电路，配置以仅根据由该乘数决定的一最低位有效控制信号的该有效准位输出该被乘数，以及根据由该乘数决定的一最低位符号控制信号与该项次符号信号决定该被乘数的正负号，以产生一最低位运算结果；以及

一第一加法器，配置以加总该高位运算结果以及该最低位运算结果为一项次运算结果；

一第三项次运算电路，配置以根据一项次有效控制信号的该有效准位输出一加数，以及根据一项次符号控制信号决定该加数的正负号，并与一取二补码总和加总以产生一第三项次运算结果；以及

一第二加法器，配置以加总该第一项次运算电路以及该第二项次运算电路的该项次运算结果以及该第三项次运算结果，以产生一总运算结果。

2.根据权利要求1所述的运算电路，其中该高位运算电路分别包含：

一位左移多任务器，配置以依据该位移控制信号对该被乘数进行不同位数之左移以产生该位移被乘数；

一位输出单元，配置以在该位有效控制信号位于该有效准位输出该位移被乘数，以及在该位有效控制信号位于一无效准位时使该位移被乘数输出为零；

一位互斥或门，配置以在该位符号控制信号位于一正号准位输出为正数之该位移被乘数，以及在该位符号控制信号位于一负号准位时输出为负数之该位移被乘数；以及

一位左移单元，配置以在该高位运算电路对应的位越高对该位移被乘数进行越高位数的左移，以产生该高位运算结果。

3.根据权利要求2所述的运算电路，其中该高位运算电路的数目为六，且各该高位运算电路之该位左移单元分别进行11、9、7、5、3及1位的左移。

4.根据权利要求2所述的运算电路，其中该位左移多任务器依据该位移控制信号对该被乘数进行0、1、2或3位之左移，以产生该位移被乘数。

5.根据权利要求2所述的运算电路，其中该最低位运算电路包含：

一最低位输出单元，配置以在该最低位有效控制信号位于该有效准位输出该被乘数，以及在该最低位有效控制信号位于该无效准位时使该被乘数输出为零；以及

一最低位互斥或门，配置以在该最低位符号控制信号位于该正号准位输出为正数之该被乘数，以及在该最低位符号控制信号位于该负号准位时输出为负数之该被乘数，以产生该最低位运算结果。

6.根据权利要求1所述的运算电路，其中该第三项次运算电路更包含：

一项次输出单元，配置以在该项次有效控制信号位于该有效准位输出该加数，以及在该项次有效控制信号位于一无效准位时使该加数输出为零；

一项次互斥或门，配置以在该项次符号控制信号位于一正号准位输出为正数之该加数，以及在该项次符号控制信号位于一负号准位时输出为负数之该加数；以及

一第三加法器，配置以使该加数与该取二补码总和加总以产生该第三项次运算结果。

7.根据权利要求1所述的运算电路，其中该位移控制信号、该位有效控制信号、该位符号控制信号、该最低位有效控制信号以及该最低位符号控制信号是由该乘数对一乘数对应表进行查表决定。

8.根据权利要求7所述的运算电路，其中该乘数对应表对应于HEVC、AVS2、VP9、AV1、VVC以及AVS3标准其中之一。

9.根据权利要求1所述的运算电路，其中该取二补码总和为该第一项次运算电路以及该第二项次运算电路的所有该高位运算电路之该位符号控制信号、该最低位符号控制信号以及该项次符号控制信号之总和。

10.根据权利要求1所述的运算电路，其中该位符号控制信号实际上是根据由该乘数决定之一高位符号信号以及一项次符号信号进行互斥或逻辑运算产生，该最低位符号控制信号实际上是根据由该乘数决定之一最低位符号信号以及该项次符号进行互斥或逻辑运算产生。

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