JPS58166419A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
- Publication number
- JPS58166419A JPS58166419A JP57048888A JP4888882A JPS58166419A JP S58166419 A JPS58166419 A JP S58166419A JP 57048888 A JP57048888 A JP 57048888A JP 4888882 A JP4888882 A JP 4888882A JP S58166419 A JPS58166419 A JP S58166419A
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- Japan
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- cpu
- frequency
- bits
- address
- clock
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、一つの半導体チップ上に、ｃｐｕ。
ＲＯＭ、ＲＡＭ、Ｉ１０ボート勢が組み込まれているワ
ンチップマイクロコンビ、−夕に関する。
ンチップマイクロコンビ、−夕に関する。
従来、ワンチップマイクロコシビワ−夕としては、４ビ
ツト、８ビツト、１２ビツト、１６ビツトのようなビッ
ト数の異なるものが提供されている。このうち、例えば
、８ビツトマイクロコンビ、−夕では、８ビツトのデー
タを並列処理することができる。ところが、８ビツトマ
イクロコンビ、−タにおいても、アドレス変更等の際に
は、並列処理可能なビット数よりも大きな１２ビツトや
１６ビツトのような演算が必畳とされる場合がある。
ツト、８ビツト、１２ビツト、１６ビツトのようなビッ
ト数の異なるものが提供されている。このうち、例えば
、８ビツトマイクロコンビ、−夕では、８ビツトのデー
タを並列処理することができる。ところが、８ビツトマ
イクロコンビ、−タにおいても、アドレス変更等の際に
は、並列処理可能なビット数よりも大きな１２ビツトや
１６ビツトのような演算が必畳とされる場合がある。
そこで、８ビツト系のＣＰＵが１６ビツトの演算を行な
えるようＫするため、演算論珈ユニット（以下ＡＬＵと
称する）ｖ１６ビツト系に構成しておくことが考えられ
る。しかし、ＡＬＵｔ−１６ビツト系にすると、回路構
成が１雑になってしまう欠点がある。
えるようＫするため、演算論珈ユニット（以下ＡＬＵと
称する）ｖ１６ビツト系に構成しておくことが考えられ
る。しかし、ＡＬＵｔ−１６ビツト系にすると、回路構
成が１雑になってしまう欠点がある。
従来、このような場合には、ＣＰＵ内部の８ビツトのレ
ジスタに、演算すべきデータな上位と下位とに分けて別
々に取り込んでから、８ビツト糸のＡＬＵＫよって、下
位の演算と上位の演算に分け【行なっていた。第１図は
この場合の演算の手ｓＩｖ示している。
ジスタに、演算すべきデータな上位と下位とに分けて別
々に取り込んでから、８ビツト糸のＡＬＵＫよって、下
位の演算と上位の演算に分け【行なっていた。第１図は
この場合の演算の手ｓＩｖ示している。
ところが、従来のワンチップマイクロコンビ＝−タでは
、ＣＰＵとその周辺のＲＯＭ、ＲＡＭ。
、ＣＰＵとその周辺のＲＯＭ、ＲＡＭ。
Ｉ１０ボート等の回路の動作クロックとしては、全く同
一の周波数の信号が使用され【いた。そのため、上記の
よ５にビット数の大きな演算を、上位と下位に分けて行
なうと、サイクル数が増加してしまうという不都合があ
った。
一の周波数の信号が使用され【いた。そのため、上記の
よ５にビット数の大きな演算を、上位と下位に分けて行
なうと、サイクル数が増加してしまうという不都合があ
った。
ところで、ワンチップマイクロコンビ、−夕では、回路
のレイアウト等の都合から、ＣＰＵとその周辺のＲＯＭ
、ＲＡＭ、Ｉ１０ボート等を結ぶデータバスやアドレス
バスの配線が比較的長くなってしまう。そのため、ＣＰ
ＬＪの内部のパスラインのドライブ能力に比べて、ＣＰ
Ｕと周辺回路との間のパスラインのドライブ能力を大ぎ
（する必費がある。従って、従来のワンチップマイクロ
コンビエータでは、システムクロックの周波数は一辺回
路のパスラインのドライブ能力によって決定されていた
。
のレイアウト等の都合から、ＣＰＵとその周辺のＲＯＭ
、ＲＡＭ、Ｉ１０ボート等を結ぶデータバスやアドレス
バスの配線が比較的長くなってしまう。そのため、ＣＰ
ＬＪの内部のパスラインのドライブ能力に比べて、ＣＰ
Ｕと周辺回路との間のパスラインのドライブ能力を大ぎ
（する必費がある。従って、従来のワンチップマイクロ
コンビエータでは、システムクロックの周波数は一辺回
路のパスラインのドライブ能力によって決定されていた
。
つまり、ＣＰＵ内部ではパスラインのドライブ能力が小
さくて済むため、クロックの周波数を大きくシ【素早く
ドライブすることかできるにもかかわらず、従来は、マ
イクロコンビ、−夕全体が同一の違いシステムクロック
によって動作されていた。
さくて済むため、クロックの周波数を大きくシ【素早く
ドライブすることかできるにもかかわらず、従来は、マ
イクロコンビ、−夕全体が同一の違いシステムクロック
によって動作されていた。
そこで、この発明は、ＣＰＵ内部のクーツクのＩＩｌ鋏
数が、周辺回路のクロックの周波数の整数倍になるよう
に回路を構成することによって、ＡＬＵにおける演算が
システムクロックの１サイクル中Ｋ１ｍ１ｍ行なえるよ
５ＫＬ、これによって、サイクル数を増加させることな
くシステムのビット数よりも大きなビットの演算を行な
えるようにすることＶ目的とする。
数が、周辺回路のクロックの周波数の整数倍になるよう
に回路を構成することによって、ＡＬＵにおける演算が
システムクロックの１サイクル中Ｋ１ｍ１ｍ行なえるよ
５ＫＬ、これによって、サイクル数を増加させることな
くシステムのビット数よりも大きなビットの演算を行な
えるようにすることＶ目的とする。
以下図面に基づいてこの発明を説明する。
第２図は本発明に係るワンチップマイクロコンビーータ
の一集施例を示す。
の一集施例を示す。
ＣＰＵは、内部に逼当な順序回１１８ｖ有するコントロ
ーラｌと、命令レジスタ２．ＡＬＵ（演算論理ユニット
）３．一群のレジスタ４ｍ、 ４ｂ、 ４Ｃ。
ーラｌと、命令レジスタ２．ＡＬＵ（演算論理ユニット
）３．一群のレジスタ４ｍ、 ４ｂ、 ４Ｃ。
・・・・・・４１等から構成される。上記ＣＰＵとその
周辺回路たるＲＯＭ（リードオンリメモリ）５．ＲＡＭ
（ランダムアクセスメモリ）６．Ｉ１０ボート７および
信号発生回路８は、一つの半導体チップ上に形成されて
いる。
周辺回路たるＲＯＭ（リードオンリメモリ）５．ＲＡＭ
（ランダムアクセスメモリ）６．Ｉ１０ボート７および
信号発生回路８は、一つの半導体チップ上に形成されて
いる。
そして、上記ＣＰＵとＲＯＭ５．ＲＡＭ６およびＩ１０
ボート７との間は、データバス９およびアドレスバス１
０を介して接続されている。
ボート７との間は、データバス９およびアドレスバス１
０を介して接続されている。
ＣＰＵ内部のパスラインｉ ｉ’ｉ’、 １ ｌ ｂ
と上記データバス９とはデータバッファ１２Ｖ介して接
続され、また、パスラインｌ１ｍ、ｌｔｂと上記アドレ
スバスｌＯとはアドレスバッフ丁１４ｍ、１４ｂｔ介し
て接続されている。
と上記データバス９とはデータバッファ１２Ｖ介して接
続され、また、パスラインｌ１ｍ、ｌｔｂと上記アドレ
スバスｌＯとはアドレスバッフ丁１４ｍ、１４ｂｔ介し
て接続されている。
メモリ５．６に格納されているプラグラム中の命令は、
データバス９を介して命令レジスタ２に取り込まれ、一
時的にこの命令レジスタ２内に保持される。コントロー
ラｌは、内部の順序回路に従って、上記命令レジスタ２
に保持されている命令を−ずつ読み出し、命令に応じた
制御信号を出力するようにされている。
データバス９を介して命令レジスタ２に取り込まれ、一
時的にこの命令レジスタ２内に保持される。コントロー
ラｌは、内部の順序回路に従って、上記命令レジスタ２
に保持されている命令を−ずつ読み出し、命令に応じた
制御信号を出力するようにされている。
例えば、コントローラｌよりアドレスバッファ１４ａ、
１４ｂＫ制御信号が出力されると、アドレスバッファ１
４ｍ、１４ｂはアドレスノ（ス１０ｖドツイプして、Ｒ
ＯＭＢ、ＲＡＭ６あるいはＩ１０ボート７０所定のアド
レスを指定する。★た、コントルーツｌよりデータバッ
ファ１２に制御信号が出力されると、データバッファ１
２はデータバス９ｖドライブする。すると、上記アドレ
スバッファ１４ｍ、１４ｂＫより【指定されたＲＯＭＰ
。
１４ｂＫ制御信号が出力されると、アドレスバッファ１
４ｍ、１４ｂはアドレスノ（ス１０ｖドツイプして、Ｒ
ＯＭＢ、ＲＡＭ６あるいはＩ１０ボート７０所定のアド
レスを指定する。★た、コントルーツｌよりデータバッ
ファ１２に制御信号が出力されると、データバッファ１
２はデータバス９ｖドライブする。すると、上記アドレ
スバッファ１４ｍ、１４ｂＫより【指定されたＲＯＭＰ
。
ＲＡＭ６．ｌ１０Ｓ−）７のアドレスに格納されている
データが、データバス９ｖ介して読み出される。読み出
されたデータは、例えばデータバッファ１２ｖ弁してＣ
ＰＵ内部のレジスタ４１〜４Ｍの中の一つに保持される
っ −ＡＬＵ３は、フン）ａ−ラｌからの制
御信号によって動作され、上記レジスタ４１〜４１に保
持されているデータとメモリ５．６から読み出されたデ
ータとの演算を行６５゜゛ 一般に、ＡＬＩＪ３は、上記ワン−ツブマイクロコンビ
、−夕が８ビツト弗ならば、８ビツトのデータの演算を
行なえるように構成される。
データが、データバス９ｖ介して読み出される。読み出
されたデータは、例えばデータバッファ１２ｖ弁してＣ
ＰＵ内部のレジスタ４１〜４Ｍの中の一つに保持される
っ −ＡＬＵ３は、フン）ａ−ラｌからの制
御信号によって動作され、上記レジスタ４１〜４１に保
持されているデータとメモリ５．６から読み出されたデ
ータとの演算を行６５゜゛ 一般に、ＡＬＩＪ３は、上記ワン−ツブマイクロコンビ
、−夕が８ビツト弗ならば、８ビツトのデータの演算を
行なえるように構成される。
しかし、このような８ビツト系のＡＬＵにおいても、シ
ステムのアドレスバスが１２ビツトあるいは１６ビツト
で構成されているような場合には、例えばアドレス変更
の際に行なわれるアドレス計算では、１２ビツトや１６
ビツトのようなビット数の多い演算が豊水される。
ステムのアドレスバスが１２ビツトあるいは１６ビツト
で構成されているような場合には、例えばアドレス変更
の際に行なわれるアドレス計算では、１２ビツトや１６
ビツトのようなビット数の多い演算が豊水される。
このような帯金には、ＣＰＵ内部の１６ビツトのインデ
ックスレジスタ４ｉ［予めインデックスとなるアドレス
がメモリ内部から読み出されて格納されている。そして
、所望のデータの読出しの直前にインデックスレジスタ
４１の内容が、命令語のアドレス部に加えられて、その
演算値が実効アドレスとして用いられる。つまり、ＡＬ
Ｕ３によるアドレス計算の結果得られたアドレスに従っ
て、メモリ５．６あるいはＩ１０ボート７内部からの所
望のデータが読み出される。そのデータに基づいて、Ａ
ＬＬ１３において実際の演算が行なわれることになる。
ックスレジスタ４ｉ［予めインデックスとなるアドレス
がメモリ内部から読み出されて格納されている。そして
、所望のデータの読出しの直前にインデックスレジスタ
４１の内容が、命令語のアドレス部に加えられて、その
演算値が実効アドレスとして用いられる。つまり、ＡＬ
Ｕ３によるアドレス計算の結果得られたアドレスに従っ
て、メモリ５．６あるいはＩ１０ボート７内部からの所
望のデータが読み出される。そのデータに基づいて、Ａ
ＬＬ１３において実際の演算が行なわれることになる。
上記のｌＩ！施例においては、上記ＡＬＵ３ｉｃおける
演算が、信号発生回Ｍ８からコントローラＩＫ供給され
る動作クロック信号φｃＫ基づいて作られる制御信号に
よって行なわれる。
演算が、信号発生回Ｍ８からコントローラＩＫ供給され
る動作クロック信号φｃＫ基づいて作られる制御信号に
よって行なわれる。
信号発生回路８からコントローラーに供給される動作ク
ロック信号となるコントロール信号φ。
ロック信号となるコントロール信号φ。
の周波数は、信号発生回Ｍ８から前記ＲＯＭ５゜ＲＡＭ
６．Ｉ１０ボート７等のＣＰＵの周辺回路に供給される
システムクロック信号たるコントロール信号ＰＣ１ｌ
’ＣＩ ＰＣＩの周波数の２倍になるよう托されている
。
６．Ｉ１０ボート７等のＣＰＵの周辺回路に供給される
システムクロック信号たるコントロール信号ＰＣ１ｌ
’ＣＩ ＰＣＩの周波数の２倍になるよう托されている
。
すなわち、信号発生回路８は、例えば第２図に示すよ５
に１発ｍ器２１と、この発振器の出力な１／２に分周す
る分周回路２２と、発ｆｉｌｉ２１の出力および分周（
ロ）ｗ１２２の中力に基づいてそれぞれ遍轟なコントロ
ール信号φ およびＰ、１〜ｐｃｓＹ出力する信号制御
１１Ｍ２３ｍ、２３ｂとから構成されている。。その結
果、上記信号制御回路２３１からコントローラーに供給
されるコントロール信号φＣは、その周期が、信号制御
回路２３ｂからＲＯＭ５．ＲＡＭ６．Ｉ１０ボート７等
に供給されるコントロール信号ＰＣ１〜ＰＣ８の周期の
１／２になるようＫされている。
に１発ｍ器２１と、この発振器の出力な１／２に分周す
る分周回路２２と、発ｆｉｌｉ２１の出力および分周（
ロ）ｗ１２２の中力に基づいてそれぞれ遍轟なコントロ
ール信号φ およびＰ、１〜ｐｃｓＹ出力する信号制御
１１Ｍ２３ｍ、２３ｂとから構成されている。。その結
果、上記信号制御回路２３１からコントローラーに供給
されるコントロール信号φＣは、その周期が、信号制御
回路２３ｂからＲＯＭ５．ＲＡＭ６．Ｉ１０ボート７等
に供給されるコントロール信号ＰＣ１〜ＰＣ８の周期の
１／２になるようＫされている。
従って、第２ＥＫ示すワンチップマイクロコンビーータ
においては、ＡＬＵ３が８ビツト系であっても、例えば
アドレス計算のような１６ビツトの演算が、第３図に示
すような手順に従って行なわれることにより、システム
クロックのｌｔイクル内に２回実行されるようになる。
においては、ＡＬＵ３が８ビツト系であっても、例えば
アドレス計算のような１６ビツトの演算が、第３図に示
すような手順に従って行なわれることにより、システム
クロックのｌｔイクル内に２回実行されるようになる。
つまり、コントローラＩＫよってＲＯＭ５から命令レジ
スタ２に読み込まれた命令が、先ずステップＳＩにおい
て、コントローラ内部の順序（ロ）略に従って命令レジ
スタ２からコントローラｌ内に取り込まれる。次に２テ
ツプＳ２においては、取り込まれた命令に基づいて、１
６ビツトの相対アドレスの上位の８ビツトが取り込まれ
て、レジスタ４ａ、 ４ｂ、 ４Ｃ・・・・・・の中の
一つに保持される。
スタ２に読み込まれた命令が、先ずステップＳＩにおい
て、コントローラ内部の順序（ロ）略に従って命令レジ
スタ２からコントローラｌ内に取り込まれる。次に２テ
ツプＳ２においては、取り込まれた命令に基づいて、１
６ビツトの相対アドレスの上位の８ビツトが取り込まれ
て、レジスタ４ａ、 ４ｂ、 ４Ｃ・・・・・・の中の
一つに保持される。
続いて、ステップＳ３では、同様にして相対アドレスの
下位の８ビツトの取り込みが奥行される。
下位の８ビツトの取り込みが奥行される。
しかる螢、ステップＳ４では、インデックスアドレスの
下位ビットと、上記ステップＳ３で取り込まれた下位ビ
ットとのたし算が行なわれ、かつ、引き続いて、インデ
ックスアドレスの上位ビットと、ステップＳ２で取り込
まれた上位ビットとのたし算が行なわれる。
下位ビットと、上記ステップＳ３で取り込まれた下位ビ
ットとのたし算が行なわれ、かつ、引き続いて、インデ
ックスアドレスの上位ビットと、ステップＳ２で取り込
まれた上位ビットとのたし算が行なわれる。
このような演算によって得られたアドレスは、実効アド
レスとなって８ビツトのアドレスバッファ１４１．１４
ｂＫ＠持され、次のステップ８５において、コントロー
ラ１からの制御信号によってアドレスバッファがドライ
ブされて、ＲＯＭ５または）ｔＡＭ６の所定のアドレス
が指定され、所望のデータが読み出されることになる。
レスとなって８ビツトのアドレスバッファ１４１．１４
ｂＫ＠持され、次のステップ８５において、コントロー
ラ１からの制御信号によってアドレスバッファがドライ
ブされて、ＲＯＭ５または）ｔＡＭ６の所定のアドレス
が指定され、所望のデータが読み出されることになる。
以上説明したように、上記実施例においては、ＣＰＵの
内部が、ＣＰＵ外部の周辺（ロ）路のシステムクロック
（ＰＣ１〜ＰＣ１）の２倍の周波数のクロック（φ。）
Ｋよって動作される。そのため、システムクロックの１
サイクル中に２−の演算が行なわれるようになる。これ
によって、実行サイクル数を増やすことなく、ビット数
の大きな演算が可能となる。また、演算可能なビット数
な大きくするためにＡＬＵのビット数を大きくする必要
がなく、回踏構成も簡単になる。
内部が、ＣＰＵ外部の周辺（ロ）路のシステムクロック
（ＰＣ１〜ＰＣ１）の２倍の周波数のクロック（φ。）
Ｋよって動作される。そのため、システムクロックの１
サイクル中に２−の演算が行なわれるようになる。これ
によって、実行サイクル数を増やすことなく、ビット数
の大きな演算が可能となる。また、演算可能なビット数
な大きくするためにＡＬＵのビット数を大きくする必要
がなく、回踏構成も簡単になる。
なお、実施例では、ＣＰＵ内部の動作クロックが周辺回
路のシステムクロックに比べて周波数が２倍になるよう
にしたものを説明したが、信号発生口Ｎ８内の分局回路
２２の構成を変えて、発振器２１の出力ｖ１ ／ ｎ
（ｒｂ ！整数）Ｋ分周し【、ＣＰＵ内部の動作りｐツ
クの周線数がシステムク四ツクの周線数の整数倍になる
ようＫさせることも可能である。
路のシステムクロックに比べて周波数が２倍になるよう
にしたものを説明したが、信号発生口Ｎ８内の分局回路
２２の構成を変えて、発振器２１の出力ｖ１ ／ ｎ
（ｒｂ ！整数）Ｋ分周し【、ＣＰＵ内部の動作りｐツ
クの周線数がシステムク四ツクの周線数の整数倍になる
ようＫさせることも可能である。
第１１１は従来のワンチップ！イクロコンピ轟−タにお
けるアドレス計算の手順を示すフローチャート、第２図
は本発明に係るワンチップマイクロコンビ募−夕の一実
施例を示すプルツク構成図、第３図は本発明のマイクロ
コバ５−タにおける演算の一例とし【のアドレス計算の
手順を示すフローチャートである。 ｌ・・・コント四−ラ、８・・・信号発生回路、９・・
・データバス、１０・・・アドレスバス。 代層人 弁理士 薄 １）利 幸ゝ ′・ノ ／
けるアドレス計算の手順を示すフローチャート、第２図
は本発明に係るワンチップマイクロコンビ募−夕の一実
施例を示すプルツク構成図、第３図は本発明のマイクロ
コバ５−タにおける演算の一例とし【のアドレス計算の
手順を示すフローチャートである。 ｌ・・・コント四−ラ、８・・・信号発生回路、９・・
・データバス、１０・・・アドレスバス。 代層人 弁理士 薄 １）利 幸ゝ ′・ノ ／
Claims (1)
- ＣＰＵ、ＲＱＭ、ＲＡＭ、Ｉ１０ポート等が一つの半導
体チップ上に形成されてなるワンチップマイクロコンビ
、−夕であって、ＣＰＵ内部の動作クロック信号の周波
数が、ＣＰＵ外部の周辺回路のシステムクロック信号の
８紋数の整数倍になるようにクロック信号を発生する信
号発生回路が設けられ、システムク四ツクの１サイクル
中に、ＣＰＵ内において複数回の演算が行なわれるよう
にされていることを４１像とするワンチップマイクロコ
ンビ、−タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048888A JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048888A JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166419A true JPS58166419A (ja) | 1983-10-01 |
| JPH053015B2 JPH053015B2 (ja) | 1993-01-13 |
Family
ID=12815810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048888A Granted JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166419A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763297A (en) * | 1985-05-07 | 1988-08-09 | Deutsche Itt Industries Gmbh | Monolithic integrated digital circuit including an internal clock generator and circuitry for processing multi-digit signals |
| JPH03130554U (ja) * | 1990-04-13 | 1991-12-27 | ||
| JPH0895660A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
| FR2773625A1 (fr) * | 1998-01-13 | 1999-07-16 | Sgs Thomson Microelectronics | Microcontroleur a vitesse de fonctionnement amelioree |
| US6305135B1 (en) | 1998-05-14 | 2001-10-23 | Yoshiki Kimura | Composite building material and method for manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117649A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Ltd | Speed variable-type central processing unit |
| JPS5668841A (en) * | 1979-11-08 | 1981-06-09 | Fujitsu Ltd | Gate control system |
| JPS56105550A (en) * | 1980-01-16 | 1981-08-22 | Medtronic Inc | Selectable data processing microprocessor system |
| JPS56132625A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Input and output controlling device |
-
1982
- 1982-03-29 JP JP57048888A patent/JPS58166419A/ja active Granted
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| FR2773625A1 (fr) * | 1998-01-13 | 1999-07-16 | Sgs Thomson Microelectronics | Microcontroleur a vitesse de fonctionnement amelioree |
| US6305135B1 (en) | 1998-05-14 | 2001-10-23 | Yoshiki Kimura | Composite building material and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053015B2 (ja) | 1993-01-13 |
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