JPH053015B2 - - Google Patents
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- JPH053015B2 JPH053015B2 JP57048888A JP4888882A JPH053015B2 JP H053015 B2 JPH053015 B2 JP H053015B2 JP 57048888 A JP57048888 A JP 57048888A JP 4888882 A JP4888882 A JP 4888882A JP H053015 B2 JPH053015 B2 JP H053015B2
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- cpu
- alu
- data
- circuit
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- 239000000872 buffer Substances 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明は、一つの半導体チツプ上に、CPU、
ROM、RAM、Ｉ／Ｏポート等が組み込まれて
いるワンチツプマイクロコンピユータに関する。
ROM、RAM、Ｉ／Ｏポート等が組み込まれて
いるワンチツプマイクロコンピユータに関する。
従来、ワンタツチマイクロコンピユータとして
は、４ビツト、８ビツト、12ビツト、16ビツトの
ようなビツト数の異なるものが提供されている。
このうち、例えば、８ビツトマイクロコンピユー
タでは、８ビツトのデータを並列処理することが
できる。ところが、８ビツトマイクロコンピユー
タにおいても、アドレス変更等の際には、並列処
理可能なビツト数よりも大きな12ビツトや16ビツ
トのような演算が必要とされる場合がある。
は、４ビツト、８ビツト、12ビツト、16ビツトの
ようなビツト数の異なるものが提供されている。
このうち、例えば、８ビツトマイクロコンピユー
タでは、８ビツトのデータを並列処理することが
できる。ところが、８ビツトマイクロコンピユー
タにおいても、アドレス変更等の際には、並列処
理可能なビツト数よりも大きな12ビツトや16ビツ
トのような演算が必要とされる場合がある。
そこで、８ビツト系のCPUが16ビツトの演算
を行なえるようにするため、演算論理ユニツト
（以下ALUと称する）を16ビツト系に構成してお
くことが考えられる。しかし、ALUを16ビツト
系にすると、回路構成が複雑になつてしまう欠点
がある。
を行なえるようにするため、演算論理ユニツト
（以下ALUと称する）を16ビツト系に構成してお
くことが考えられる。しかし、ALUを16ビツト
系にすると、回路構成が複雑になつてしまう欠点
がある。
従来、このような場合には、CPU内部の８ビ
ツトのレジスタに、演算すべきデータを上位と下
位とに分けて別々に取り込んでから、８ビツト系
のALUによつて、下位の演算と上位の演算に分
けて行なつていた。第１図はこの場合の演算の手
順を示している。
ツトのレジスタに、演算すべきデータを上位と下
位とに分けて別々に取り込んでから、８ビツト系
のALUによつて、下位の演算と上位の演算に分
けて行なつていた。第１図はこの場合の演算の手
順を示している。
ところが、従来のワンチツプマイクロコンピユ
ータでは、CPUとその周辺のROM、RAM、
Ｉ／Ｏポート等の回路の動作クロツクとしては、
全く同一の周波数の信号が使用されていた。その
ため、上記のようにビツト数の大きな演算を、上
位と下位に分けて行なうと、サイクル数が増加し
てしまうという不都合があつた。
ータでは、CPUとその周辺のROM、RAM、
Ｉ／Ｏポート等の回路の動作クロツクとしては、
全く同一の周波数の信号が使用されていた。その
ため、上記のようにビツト数の大きな演算を、上
位と下位に分けて行なうと、サイクル数が増加し
てしまうという不都合があつた。
ところが、ワンチツプマイクロコンピユータで
は、回路のレイアウト等の都合から、CPUとそ
の周辺のROM、RAM、Ｉ／Ｏポート等を結ぶ
データバスやアドレスバスの配線が比較的長くな
つてしまう。そのため、CPUの内部のバスライ
ンのドライブ能力に比べて、CPUと周辺回路と
の間のバスラインのドライブ能力を大きくする必
要がある。従つて、従来のワンチツプマイクロコ
ンピユータでは、システムクロツクの周波数は周
辺回路のバスラインのドライブ能力によつて決定
されていた。
は、回路のレイアウト等の都合から、CPUとそ
の周辺のROM、RAM、Ｉ／Ｏポート等を結ぶ
データバスやアドレスバスの配線が比較的長くな
つてしまう。そのため、CPUの内部のバスライ
ンのドライブ能力に比べて、CPUと周辺回路と
の間のバスラインのドライブ能力を大きくする必
要がある。従つて、従来のワンチツプマイクロコ
ンピユータでは、システムクロツクの周波数は周
辺回路のバスラインのドライブ能力によつて決定
されていた。
つまり、CPU内部ではバスラインのドライブ
能力が小さくて済むため、クロツクの周波数を大
きくして素早くドライブすることができるにもか
かわらず、従来は、マイクロコンピユータ全体が
同一の遅いシステムクロツクによつて動作されて
いた。
能力が小さくて済むため、クロツクの周波数を大
きくして素早くドライブすることができるにもか
かわらず、従来は、マイクロコンピユータ全体が
同一の遅いシステムクロツクによつて動作されて
いた。
そこで、この発明は、CPU内部のクロツクの
周波数が、周辺回路のクロツクの周波数の整数倍
になるように回路を構成することによつて、
ALUにおける演算がシステムクロツクの１サイ
クル中に数回行なえるようにし、これによつて、
サイクル数を増加させることなくシステムのビツ
ト数よりも大きなビツトの演算を行なえるように
することを目的とする。
周波数が、周辺回路のクロツクの周波数の整数倍
になるように回路を構成することによつて、
ALUにおける演算がシステムクロツクの１サイ
クル中に数回行なえるようにし、これによつて、
サイクル数を増加させることなくシステムのビツ
ト数よりも大きなビツトの演算を行なえるように
することを目的とする。
以下図面に基づいてこの発明を説明する。
第２図は本発明に係るワンタツチマイクロコン
ピユータの一実施例を示す。
ピユータの一実施例を示す。
CPUは、内部に適当な順序回路を有するコン
トローラ１と、命令レジスタ２、ALU（演算論理
ユニツト）３、一群のレジスタ４ａ，４ｂ，４
ｃ，……４ｉ等から構成される。上記CPUとそ
の周辺回路たるROM（リードオンリメモリ）５、
RAM（ランダムアクセスメモリ）６、Ｉ／Ｏポ
ート７および信号発生回路８は、一つの半導体チ
ツプ上に形成されている。
トローラ１と、命令レジスタ２、ALU（演算論理
ユニツト）３、一群のレジスタ４ａ，４ｂ，４
ｃ，……４ｉ等から構成される。上記CPUとそ
の周辺回路たるROM（リードオンリメモリ）５、
RAM（ランダムアクセスメモリ）６、Ｉ／Ｏポ
ート７および信号発生回路８は、一つの半導体チ
ツプ上に形成されている。
そして、上記CPUとROM５、RAM６および
Ｉ／Ｏポート７との間は、データバス９およびア
ドレスバス１０を介して接続されている。
Ｉ／Ｏポート７との間は、データバス９およびア
ドレスバス１０を介して接続されている。
CPU内部のバスライン１１ａ，１１ｂと上記
データバス９とはデータバツフア１２を介して接
続され、またバスライン１１ａ，１１ｂと上記ア
ドレスバス１０とはアドレスバツフア１４ａ，１
４ｂを介して接続されている。
データバス９とはデータバツフア１２を介して接
続され、またバスライン１１ａ，１１ｂと上記ア
ドレスバス１０とはアドレスバツフア１４ａ，１
４ｂを介して接続されている。
メモリ５，６に格納されているプログラム中の
命令は、データバス９を介して命令レジスタ２に
取り込まれ、一時的にこの命令レジスタ２内に保
持される。コントローラ１は、内部の順序回路に
従つて、上記命令レジスタ２に保持されている命
令を一ずつ読み出し、命令に応じた制御信号を出
力するようにされている。
命令は、データバス９を介して命令レジスタ２に
取り込まれ、一時的にこの命令レジスタ２内に保
持される。コントローラ１は、内部の順序回路に
従つて、上記命令レジスタ２に保持されている命
令を一ずつ読み出し、命令に応じた制御信号を出
力するようにされている。
例えば、コントローラ１よりアドレスバツフア
１４ａ，１４ｂに制御信号が出力されると、アド
レスバツフア１４ａ，１４ｂはアドレス１０をド
ライブして、ROM５、RAM６あるいはＩ／Ｏ
ポート７の所定のアドレスを指定する。また、コ
ントローラ１よりデータバツフア１２に制御信号
が出力されると、データバツフア１２はデータバ
ス９をドライブする。すると、上記アドレスバツ
フア１４ａ，１４ｂによつて指定されたROM
５、RAM６、Ｉ／Ｏポート７のアドレスに格納
されているデータが、データバス９を介して読み
出される。読み出されたデータは、例えばデータ
バツフア１２を介してCPU内部のレジスタ４ａ
〜４ｉの中の一つに保持される。
１４ａ，１４ｂに制御信号が出力されると、アド
レスバツフア１４ａ，１４ｂはアドレス１０をド
ライブして、ROM５、RAM６あるいはＩ／Ｏ
ポート７の所定のアドレスを指定する。また、コ
ントローラ１よりデータバツフア１２に制御信号
が出力されると、データバツフア１２はデータバ
ス９をドライブする。すると、上記アドレスバツ
フア１４ａ，１４ｂによつて指定されたROM
５、RAM６、Ｉ／Ｏポート７のアドレスに格納
されているデータが、データバス９を介して読み
出される。読み出されたデータは、例えばデータ
バツフア１２を介してCPU内部のレジスタ４ａ
〜４ｉの中の一つに保持される。
ALU３は、コントローラ１からの制御信号に
よつて動作され、上記レジスタ４ａ〜４ｉに保持
されているデータとメモリ５，６から読み出され
たデータとの演算を行なう。
よつて動作され、上記レジスタ４ａ〜４ｉに保持
されているデータとメモリ５，６から読み出され
たデータとの演算を行なう。
一般に、ALU３は、上記ワンチツプマイクロ
コンピユータが８ビツト系ならば、８ビツトのデ
ータの演算を行なえるように構成される。
コンピユータが８ビツト系ならば、８ビツトのデ
ータの演算を行なえるように構成される。
しかし、このような８ビツト系のALUにおい
ても、システムのアドレスバスが12ビツトあるい
は16ビツトで構成されているような場合には、例
えばアドレス変更の際に行なわれるアドレス計算
では、12ビツトや16ビツトのようなビツト数の多
い演算が要求される。
ても、システムのアドレスバスが12ビツトあるい
は16ビツトで構成されているような場合には、例
えばアドレス変更の際に行なわれるアドレス計算
では、12ビツトや16ビツトのようなビツト数の多
い演算が要求される。
このような場合には、CPU内部の16ビツトの
インデツクスレジスタ４ｉに予めインデツクスと
なるアドレスがメモリ内部から読み出されて格納
されている。そして、所望のデータの読出しの直
前にインデツクスレジスタ４ｉの内容が、命令語
のアドレス部に加えられて、その演算値が実効ア
ドレスとして用いられる。つまり、ALU３によ
るアドレス計算の結果得られたアドレスに従つ
て、メモリ５，６あるいはＩ／Ｏポート７内部か
らの所望のデータが読み出される。そのデータに
基づいて、ALU３において実際の演算が行なわ
れることになる。
インデツクスレジスタ４ｉに予めインデツクスと
なるアドレスがメモリ内部から読み出されて格納
されている。そして、所望のデータの読出しの直
前にインデツクスレジスタ４ｉの内容が、命令語
のアドレス部に加えられて、その演算値が実効ア
ドレスとして用いられる。つまり、ALU３によ
るアドレス計算の結果得られたアドレスに従つ
て、メモリ５，６あるいはＩ／Ｏポート７内部か
らの所望のデータが読み出される。そのデータに
基づいて、ALU３において実際の演算が行なわ
れることになる。
上記の実施例においては、上記ALU３におけ
る演算が、信号発生回路８からコントローラ１に
供給される動作クロツク信号φCに基づいて作ら
れる制御信号によつて行なわれる。
る演算が、信号発生回路８からコントローラ１に
供給される動作クロツク信号φCに基づいて作ら
れる制御信号によつて行なわれる。
信号発生回路８からコントローラ１に供給され
る動作クロツク信号となるコントロール信号φC
の周波数は、信号発生回路８から前記ROM５、
RAM６、Ｉ／Ｏポート７等のCPUの周辺回路に
供給されるシステムクロツク信号たるコントロー
ル信号PC1、PC2、PC3の周波数の２倍になるよう
にされている。
る動作クロツク信号となるコントロール信号φC
の周波数は、信号発生回路８から前記ROM５、
RAM６、Ｉ／Ｏポート７等のCPUの周辺回路に
供給されるシステムクロツク信号たるコントロー
ル信号PC1、PC2、PC3の周波数の２倍になるよう
にされている。
すなわち、信号発生回路８は、例えば第２図に
示すように、発振器２１と、この発振器の出力を
１／２に分周する分周回路２２と、発振器２１の出
力および分周回路２２の出力に基づいてそれぞれ
適当なコントロール信号φCおよびPC1〜PC3を出力
する信号制御回路２３ａ，２３ｂとから構成され
ている。その結果、上記制御信号回路２３ａから
コントロール１に供給されるコントロール信号
φCは、その周期が、信号制御回路２３ｂから
ROM5、RAM６、Ｉ／Ｏポート７等に供給され
るコントロール信号PC1〜PC3の周期の1/2になる
ようにされている。
示すように、発振器２１と、この発振器の出力を
１／２に分周する分周回路２２と、発振器２１の出
力および分周回路２２の出力に基づいてそれぞれ
適当なコントロール信号φCおよびPC1〜PC3を出力
する信号制御回路２３ａ，２３ｂとから構成され
ている。その結果、上記制御信号回路２３ａから
コントロール１に供給されるコントロール信号
φCは、その周期が、信号制御回路２３ｂから
ROM5、RAM６、Ｉ／Ｏポート７等に供給され
るコントロール信号PC1〜PC3の周期の1/2になる
ようにされている。
従つて、第２図に示すワンチツプマイクロコン
ピユータにおいては、ALU３が８ビツト系であ
つても、例えばアドレス計算のような16ビツトの
演算が、第３図に示すような手順に従つて行なわ
れることにより、システムクロツクの１サイクル
内に２回実行されるようになる。
ピユータにおいては、ALU３が８ビツト系であ
つても、例えばアドレス計算のような16ビツトの
演算が、第３図に示すような手順に従つて行なわ
れることにより、システムクロツクの１サイクル
内に２回実行されるようになる。
つまり、コントローラ１によつてROM５から
命令レジスタ２に読み込まれた命令が、先ずステ
ツプS1において、コントローラ内部の順序回路
に従つて命令レジスタ２からコントローラ１内に
取り込まれる。次にステツプS2においては、取
り込まれた命令に基づいて、16ビツトの相対アド
レスの上位の８ビツトが取り込まれて、レジスタ
４ａ，４ｂ，４ｃ……の中の一つに保持される。
続いて、ステツプS3では、同様にして相対アド
レスの下位の８ビツトの取り込みが実行される。
しかる後、ステツプS4では、インデツクスアド
レスの下位ビツトと、上記ステツプS3で取り込
まれた下位ビツトとのたし算が行なわれ、かつ、
引き続いて、インデツクスアドレスの上位ビツト
と、ステツプS2で取り込まれた上位ビツトとの
たし算が行なわれる。
命令レジスタ２に読み込まれた命令が、先ずステ
ツプS1において、コントローラ内部の順序回路
に従つて命令レジスタ２からコントローラ１内に
取り込まれる。次にステツプS2においては、取
り込まれた命令に基づいて、16ビツトの相対アド
レスの上位の８ビツトが取り込まれて、レジスタ
４ａ，４ｂ，４ｃ……の中の一つに保持される。
続いて、ステツプS3では、同様にして相対アド
レスの下位の８ビツトの取り込みが実行される。
しかる後、ステツプS4では、インデツクスアド
レスの下位ビツトと、上記ステツプS3で取り込
まれた下位ビツトとのたし算が行なわれ、かつ、
引き続いて、インデツクスアドレスの上位ビツト
と、ステツプS2で取り込まれた上位ビツトとの
たし算が行なわれる。
このような演算によつて得られたアドレスは、
実効アドレスとなつて８ビツトのアドレスバツフ
ア１４ａ，１４ｂに保持され、次のステツプS5
において、コントローラ１からの制御信号によつ
てアドレスバツフアがドライブされて、ROM５
またはRAM６の所定のアドレスが指定され、所
望のデータが読み出されることになる。
実効アドレスとなつて８ビツトのアドレスバツフ
ア１４ａ，１４ｂに保持され、次のステツプS5
において、コントローラ１からの制御信号によつ
てアドレスバツフアがドライブされて、ROM５
またはRAM６の所定のアドレスが指定され、所
望のデータが読み出されることになる。
以上説明したように、上記実施例においては、
CPUの内部が、CPU外部の周辺回路のシステム
クロツク（PC1…PC3）の２倍の周波数のクロツク
（φC）によつて動作される。そのため、システム
クロツクの１サイクル中に２回の演算が行なわれ
るようになる。これによつて、実行サイクル数を
増やすことなく、ビツト数の大きな演算が可能と
なる。また、演算可能なビツト数を大きくするた
めにALUのビツト数を大きくする必要がなく、
回路構成も簡単になる。
CPUの内部が、CPU外部の周辺回路のシステム
クロツク（PC1…PC3）の２倍の周波数のクロツク
（φC）によつて動作される。そのため、システム
クロツクの１サイクル中に２回の演算が行なわれ
るようになる。これによつて、実行サイクル数を
増やすことなく、ビツト数の大きな演算が可能と
なる。また、演算可能なビツト数を大きくするた
めにALUのビツト数を大きくする必要がなく、
回路構成も簡単になる。
なお、実施例では、CPU内部の動作クロツク
が周辺回路のシステムクロツクに比べて周波数が
２倍になるようにしたものを説明したが、信号発
生回路８内の分周回路２２の構成に変えて、発振
器２１の出力を１／ｎ（ｎ：整数）に分周して、
CPU内部の動作クロツクの周波数がシステムク
ロツクの周波数の整数倍になるようにさせること
も可能である。
が周辺回路のシステムクロツクに比べて周波数が
２倍になるようにしたものを説明したが、信号発
生回路８内の分周回路２２の構成に変えて、発振
器２１の出力を１／ｎ（ｎ：整数）に分周して、
CPU内部の動作クロツクの周波数がシステムク
ロツクの周波数の整数倍になるようにさせること
も可能である。
第１図は従来のワンチツプマイクロコンピユー
タにおけるアドレス計算の手順を示すフローチヤ
ート、第２図は本発明に係るワンチツプマイクロ
コンピユータの一実施例を示すブロツク構成図、
第３図は本発明のマイクロコンピユータにおける
演算の一例としてのアドレス計算の手順を示すフ
ローチヤートである。 １……コントローラ、８……信号発生回路、９
……データバス、１０……アドレスバス。
タにおけるアドレス計算の手順を示すフローチヤ
ート、第２図は本発明に係るワンチツプマイクロ
コンピユータの一実施例を示すブロツク構成図、
第３図は本発明のマイクロコンピユータにおける
演算の一例としてのアドレス計算の手順を示すフ
ローチヤートである。 １……コントローラ、８……信号発生回路、９
……データバス、１０……アドレスバス。
Claims (1)
- １ CPUと周辺回路が一つの半導体チツプ上に
形成されてなるワンチツプマイクロコンピユータ
において、上記CPUは内部に適当な順序回路を
有するコントローラと、命令レジスタと、ALU
と、複数のレジスタと、複数のアドレスバツフア
と、データバツフアとを含み、上記周辺回路は
ROMと、RAMと、Ｉ／Ｏポートとを含み、上
記命令レジスタと上記データバツフアはデータバ
スを介して上記周辺回路に電気的に接続され、上
記複数のアドレスバツフアはアドレスバスを介し
て上記周辺回路に電気的に接続されてなり、上記
周辺回路にシステムクロツク信号を供給し、上記
CPUに上記システムクロツク信号の周波数の整
数倍の周波数の動作クロツク信号を供給する信号
発生回路を有し、上記ALUは上記システムクロ
ツク信号の１サイクル中に複数回の演算を行い、
該演算結果を上記複数のアドレスバツフアに保持
し、上記コントローラからの制御信号により上記
複数のアドレスバツフアがドライブされて上記
ROM又は上記RAMの所定のアドレスが指定さ
れ、所望のデータが読み出されることを特徴とす
るワンチツプマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048888A JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048888A JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58166419A JPS58166419A (ja) | 1983-10-01 |
| JPH053015B2 true JPH053015B2 (ja) | 1993-01-13 |
Family
ID=12815810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048888A Granted JPS58166419A (ja) | 1982-03-29 | 1982-03-29 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166419A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3572232D1 (en) * | 1985-05-07 | 1989-09-14 | Itt Ind Gmbh Deutsche | Monolithic digital integrated circuit |
| JPH03130554U (ja) * | 1990-04-13 | 1991-12-27 | ||
| JP2755183B2 (ja) * | 1994-09-26 | 1998-05-20 | 日本電気株式会社 | 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ |
| FR2773625B1 (fr) * | 1998-01-13 | 2003-01-03 | Sgs Thomson Microelectronics | Microcontroleur a vitesse de fonctionnement amelioree |
| JP2976023B1 (ja) | 1998-05-14 | 1999-11-10 | 博 稲葉 | 複合建材及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117649A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Ltd | Speed variable-type central processing unit |
| JPS5668841A (en) * | 1979-11-08 | 1981-06-09 | Fujitsu Ltd | Gate control system |
| JPS56105550A (en) * | 1980-01-16 | 1981-08-22 | Medtronic Inc | Selectable data processing microprocessor system |
| JPS56132625A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Input and output controlling device |
-
1982
- 1982-03-29 JP JP57048888A patent/JPS58166419A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54117649A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Ltd | Speed variable-type central processing unit |
| JPS5668841A (en) * | 1979-11-08 | 1981-06-09 | Fujitsu Ltd | Gate control system |
| JPS56105550A (en) * | 1980-01-16 | 1981-08-22 | Medtronic Inc | Selectable data processing microprocessor system |
| JPS56132625A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Input and output controlling device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58166419A (ja) | 1983-10-01 |
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