JP2831419B2 - シーケンスコントローラ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１ビットプロセッサとマルチビットプロセッ
サー（一般には８ビット又は16ビットプロセッサ）とを
組み合わせてなるシーケンスコントローラに関するもの
である。

［従来の技術］ シーケンスコントローラは、あらかじめ定めされた順
序や条件に従って、制御の各段階を順次進めていく制御
のことである。このシーケンスコントローラは、１ビッ
トプロセッサを用いた際には、演算命令の処理や複雑な
判断等、マルチビットのワードデータ処理を苦手とする
一方、マルチビットプロセッサを用いたシーケンスコン
トローラでは、シーケンス命令実行のためのステップ数
が１ビットプロセッサの場合の数倍以上となり、処理速
度が遅くなるという課題がある。

そこで上記課題を解決するために、１ビットプロセッ
サとマルチビットプロセッサとを組み合わせてシーケン
スコントローラを構成することが試みられている。第３
図に、このようなシーケンスコントローラの従来例を示
す。

この従来例は、１ビットプロセッサ（1bitCPU）１と
マルチビットプロセッサ（例えば８ビットマイコン等の
マルチビットCPU）２とを組み合わせ、１ビットCPU1の
出力部とマルチビットCPU2のデータバス３との間に、I/
O状態を記憶するI/Oメモリ４と、I/Oメモリ４から出力
されたワードデータの所定ビットを１ビットCPU1の出力
に置き換えるビット重畳回路５を配しており、このビッ
ト重畳回路５から出力されたワードデータはI/O 6とI/O
メモリ４へ出力される。

［発明が解決しようとする課題］ しかしながら、上記した従来例では、１ビットCPUは
ビットデータしか処理できないため、ワードデータの入
出力命令のような基本処理を行なう際も、I/Oの制御を
マルチビットCPUで行なわねばならず、処理速度が遅く
なるのみならず、プロセッサの切り換え時間も余分にか
かるという課題があった。

本発明は、このような従来技術の課題を解決するもの
で、１ビットのCPUが上記したワードデータの入力命令
のような基本処理を行なう際にも、何等マルチビットCP
Uに制御を移すことなく、１ビットCPUの１命令サイクル
で、ワードデータの入出力命令を処理できるようにし、
処理速度の大幅な向上とプロセッサの切り替えの不要な
シーケンスコントローラを提供することを目的とするも
のである。

［課題を解決するための手段］ 前記目的を達成するため、本発明は下記の構成からな
る。すなわち本発明は、１ビットプロセッサとマルチビ
ットプロセッサとを組み合わせてなるシーケンスコント
ローラにおいて、プロセッサとI/Oを接続するマルチビ
ットデータバス上に、ビット数と同じビット長を持つア
キュムレータを配し、シーケンスプログラムが入力命令
時、前記アキュムレータがデータバス上のデータを更新
記憶するとともに、前記１ビットプロセッサのワード出
力命令の時、前記アキュムレータがデータバス上に記憶
データを出力するよう構成しことを特徴とするシーケン
スコントローラである。

［作用］ 上記本発明の構成によれば、１ビットプロセッサの入
力関連命令時には、I/Oからのワードデータは、アドレ
ス指定されたビットデータのみ前記１ビットプロセッサ
に入力され処理が行われるが、ワードデータはアドレス
指定されたI/Oメモリと共にアキュムレータにも格納さ
れる。

そしてシーケンスプログラムがワード出力命令の時、
１ビットプロセッサはデータを出力せず、ビット重畳回
路も停止し、その命令サイクルの間、前記アキュムレー
タに格納されたワードデータをデータバス上に出力し、
所定アドレスのI/OとI/Oメモリに出力する事により、１
ビットプロセッサはマルチプロセッサに制御を移す事な
く、１ビットプロセッサの１命令サイクルで、ワードデ
ータの入出力命令を処理できるため、処理速度の大幅な
向上とプロセッサの切り替えを不要と成すことが可能と
なる。

［実施例］ 以下、実施例を用いて本発明をさらに具体的に説明す
る。第１図及び第２図は、本発明の一実施態様を示すの
である。

第１図に示す実施例は、１ビットCPU1とマルチビット
CPU2とを組み合わせてなるシーケンスコントローラを構
成している。

１ビットCPU1の出力部とマルチビットCPU2のデータバ
ス３との間には、I/O状態を記憶するI/Oメモリ４と、こ
のI/Oメモリ４から出力されたバイトデータの所定ビッ
トを、１ビットCPU1からの出力データに置き換えるビッ
ト重畳回路５と、８ビットアキュムレータ８とを配する
ことで、シーケンスプログラムの格納されたプログラム
メモリ７から出力されたビット指定アドレスを前記重畳
回路５へ入力し、バイト指定アドレスにより前記I/Oメ
モリ４とI/O 6のアドレス指定を行なう。又、同プログ
ラムメモリ７から出力される命令コードは前記１ビット
CPU1へ入力され、シーケンス命令が処理されて行く。

第２図に示す様に、シーケンス出力関連命令におい
て、本シーケンスコントローラは、基本クロックの立上
りで前記プログラム７から命令とアドレスが出力され、
同クロックの立下りでI/Oメモリ４とI/O 6へデータが出
力される。シーケンス入力関連命令においては、基本ク
ロックの立上りで同様に命令とアドレスが出力され、同
クロックの立下がりで入力されたバイトデータは、I/O
メモリ４と８ビットアキュムレータ８とに書き込まれる
と共に、ビット指定回路９により指定されたビットデー
タが１ビットCPU1に入力される。

シーケンス命令が１ビットデータの入力関連処理の
時、前記８ビットアキュムレータ８は、基本クロックの
立下りでバイトデータをラッチする。このため、I/O 6
やI/Oメモリ４内の内部メモリエリアのデータをアキュ
ムレータ８へムーブするバイトムーブ命令の際には、前
記プログラムメモリ７から出されるバイト・アドレスに
より指定された前記I/O 6やI/Oメモリ４のバイドデータ
が８ビットアキュムレータに格納される。又、この時の
１ビットCPU1の処理はダミーとなる。

シーケンス命令が１ビットデータの出力関連処理の
時、前記アキュムレータ８は処理を行わない。

この８ビットアキュムレータ８のバイトデータをI/O
6やI/Oメモリ４へムーブするバイトムーブ命令の際に
は、前記プログラムメモリ７から出力される命令コード
によって、８ビットアキュムレータ８のバイトデータが
I/Oデータバス３上に出力され、基本クロックの立下り
でI/O 6やI/Oメモリ４に書き込まれる。

［発明の効果］ 以上のように本発明によれば、１ビットプロセッサの
入力関連命令時に、I/Oからのワードデータは、アドレ
ス指定されたビットデータのみ前記１ビットプロセッサ
に入力され処理が行なわれるが、ワードデータはアドレ
ス指定されたI/Oメモリと共にアキュムレータにも格納
されるため、シーケンスプログラムがワード出力命令の
時、１ビットプロセッサはデータを出力せず、ビット重
畳回路も停止し、その命令サイクルの間、前記アキュム
レータに格納されたワードデータをデータバス上に出力
し、所定アドレスのI/OとI/Oメモリに出力する事によ
り、１ビットプロセッサはマルチビットプロセッサに制
御を移す事なく、１ビットプロセッサの１命令サイクル
で、ワードデータの入出力命令を処理できる。

従って、処理速度の大幅な向上とプロセッサの切り替
えを不要と成すことが可能となるという効果を達成する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路ブロック図、第２
図は本発明一実施例の命令処理サイクルを示すブロック
図、第３図は従来例を示す回路ブロック図である。 １……１ビットCPU ２……マルチビットCPU（８ビットマイコン） ３……データバス ４……I/Oメモリ ５……ビット重畳回路 ６……I/O ７……プログラムメモリ ８……８ビットアキュムレータ ９……ビット指定回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 19/04 - 19/05

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】１ビットプロセッサとマルチビットプロセ
   ッサとを組み合わせてなるシーケンスコントローラにお
   いて、プロセッサとI/Oを接続するマルチビットデータ
   バス上に、ビット数と同じビット長を持つアキュムレー
   タを配し、シーケンスプログラムが入力命令時、前記ア
   キュムレータがデータバス上のデータを更新記憶すると
   ともに、前記１ビットプロセッサのワード出力命令時、
   前記アキュムレータがデータバス上に記憶データを出力
   するよう構成したことを特徴とするシーケンスコントロ
   ーラ。