JPH0235342B2 - Warikomiseigyokairo - Google Patents
WarikomiseigyokairoInfo
- Publication number
- JPH0235342B2 JPH0235342B2 JP6976984A JP6976984A JPH0235342B2 JP H0235342 B2 JPH0235342 B2 JP H0235342B2 JP 6976984 A JP6976984 A JP 6976984A JP 6976984 A JP6976984 A JP 6976984A JP H0235342 B2 JPH0235342 B2 JP H0235342B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- cpu
- signal
- mode
- control lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
(a) 産業上の利用分野
この発明は、CPUに対する割込を、割込制御
用LSIによつて行うシステムの割込制御回路に関
する。
用LSIによつて行うシステムの割込制御回路に関
する。
(b) 従来の技術
Ｉ／Ｏからの割込要求には、処理上優先順位の
高いものから低いものまで複数種類あり、また
CPU自体の割込入力ピン数も１〜数個に制限さ
れているのが通常である。このため、多数のかつ
多レベルの割込を処理するシステムにおいては、
CPUに対する割込を制御するのに１チツプの制
御用LSIを使用するのが一般的である。一方、
CPUには８ビツトCPUとして、i808A（インテル
社製）のような割込みに３バイトのコール命令を
必要とするもの、またZ80A（ザイログ社製）のよ
うな、割込を行うのに３バイトのコール命令をデ
ータバス上に置くモード（モード０）の他、所定
の番地へのリスタート命令を実行するモード（モ
ード１）と、１バイトのベクトルをデータバス上
に乗せることでメモリの任意の位置に間接コール
を行うことのできるモード（モード２）とを備え
るものがあり、現実にはこの２つの代表的な
CPUが最も多く使用されている。また、これら
の２種類のCPUに適合する割込制御用LSIは、シ
ステムの要求仕様に応じて独自に設されるという
ことはほとんどなく、上記２種類のCPUのフア
ミリーLSIとして用意されているものを使用する
のが一般的である。
高いものから低いものまで複数種類あり、また
CPU自体の割込入力ピン数も１〜数個に制限さ
れているのが通常である。このため、多数のかつ
多レベルの割込を処理するシステムにおいては、
CPUに対する割込を制御するのに１チツプの制
御用LSIを使用するのが一般的である。一方、
CPUには８ビツトCPUとして、i808A（インテル
社製）のような割込みに３バイトのコール命令を
必要とするもの、またZ80A（ザイログ社製）のよ
うな、割込を行うのに３バイトのコール命令をデ
ータバス上に置くモード（モード０）の他、所定
の番地へのリスタート命令を実行するモード（モ
ード１）と、１バイトのベクトルをデータバス上
に乗せることでメモリの任意の位置に間接コール
を行うことのできるモード（モード２）とを備え
るものがあり、現実にはこの２つの代表的な
CPUが最も多く使用されている。また、これら
の２種類のCPUに適合する割込制御用LSIは、シ
ステムの要求仕様に応じて独自に設されるという
ことはほとんどなく、上記２種類のCPUのフア
ミリーLSIとして用意されているものを使用する
のが一般的である。
このような現状において、実際のシステム設計
段階においては、割込制御用LSIをそのシステム
に使用するCPUのフアミリーLSIにするのが望ま
しいと言えるが、割込時のモードさえ合えば必ず
しもフアミリーLSIを使用する必要がない。例え
ば、CPUにZ80Aを使用し、割込モードをモード
０に設定する場合は、割込制御用LSIとして
i8080AのフアミリーLSIであるi8259Aを使用する
ことができる。この割込制御用LSIi8259Aは、割
込時にデータバス上に３バイトのコール命令を置
くモードを実行するCPUであるなら任意のCPU
に適合する他、、さらに16ビツトCPUにも対応可
能で、その場合割込応答時に１バイトのベクトル
をデータバス上に置く機能も備えている。後者の
場合、16ビツトCPUは割込み応答パルスを２個
連続して割込制御用LSIに送る。すなわち、この
i8259Aは上記モード２の割込モードを実行する
16ビツトCPUにも適合する機能を備えている。
段階においては、割込制御用LSIをそのシステム
に使用するCPUのフアミリーLSIにするのが望ま
しいと言えるが、割込時のモードさえ合えば必ず
しもフアミリーLSIを使用する必要がない。例え
ば、CPUにZ80Aを使用し、割込モードをモード
０に設定する場合は、割込制御用LSIとして
i8080AのフアミリーLSIであるi8259Aを使用する
ことができる。この割込制御用LSIi8259Aは、割
込時にデータバス上に３バイトのコール命令を置
くモードを実行するCPUであるなら任意のCPU
に適合する他、、さらに16ビツトCPUにも対応可
能で、その場合割込応答時に１バイトのベクトル
をデータバス上に置く機能も備えている。後者の
場合、16ビツトCPUは割込み応答パルスを２個
連続して割込制御用LSIに送る。すなわち、この
i8259Aは上記モード２の割込モードを実行する
16ビツトCPUにも適合する機能を備えている。
(c) 発明が解決しようとする課題
ところで、近年ソフトウエアの開発支援装置と
してICE（インサーキツトエミユレータ）がデバ
ツクなどに使用されるようになつてきている。こ
のICEはユーザーシステムのCPUをICEのCPUで
代替えさせ、ユーザーシステムの資源とICEシス
テムの資源とを有効に利用して効率的なデバツグ
作業などを可能にする。第１図にユーザーシステ
ムとICEシステムの結合状態を示す。ユーザーシ
ステム１のCPU１はコネクタによつてICEシステ
ム２に置き換えられる。ICEシステム２はCPU１
と同等または異なつたCPUで構成され、両シス
テムの接続点にある双方向性のバツフア２０の制
御権はICEシステムの制御回路２１がもつてい
る。
してICE（インサーキツトエミユレータ）がデバ
ツクなどに使用されるようになつてきている。こ
のICEはユーザーシステムのCPUをICEのCPUで
代替えさせ、ユーザーシステムの資源とICEシス
テムの資源とを有効に利用して効率的なデバツグ
作業などを可能にする。第１図にユーザーシステ
ムとICEシステムの結合状態を示す。ユーザーシ
ステム１のCPU１はコネクタによつてICEシステ
ム２に置き換えられる。ICEシステム２はCPU１
と同等または異なつたCPUで構成され、両シス
テムの接続点にある双方向性のバツフア２０の制
御権はICEシステムの制御回路２１がもつてい
る。
上記のようにユーザーシステム１とICEシステ
ム２とを結合し、ICEシステム２のCPU２によつ
て両システムを制御する場合には、ユーザーシス
テムに使用するCPUおよび割込制御用LSIの種類
によつて特異な問題が生じる場合がある。この特
異な問題を次に述べる。
ム２とを結合し、ICEシステム２のCPU２によつ
て両システムを制御する場合には、ユーザーシス
テムに使用するCPUおよび割込制御用LSIの種類
によつて特異な問題が生じる場合がある。この特
異な問題を次に述べる。
今、ユーザーシステム１のCPU１に割込モー
ドとして上記のモード０〜２を実行することので
きるZ80AなどのCPUを使用し、また割込制御用
LSIに上記モード０の割込モードのみ対応するこ
とのできるi8259AなどのLSIが使用されているも
のとする。この場合、ユーザーシステム側では
CPU１が３つの割込モードを実行できる機能を
備えるにも係わらず、ソフトウエア的に指定でき
る割込モードは割込時に３バイトのコール命令を
システムバス上に置くモード０だけである。一
方、ICEシステムは汎用性が要求されるから一般
に上記３つのモードの何れでも実行できるという
機能を備えていない。３つのモードのどれでも実
行できる機能を備えようとすると制御回路が非常
に複雑になるからである。すなわち通常のICEシ
ステムは通常のフエツチサイクルと同様に１バイ
トの情報でもつて割込情報を受け渡しする機能し
か備えていない。したがつて、ユーザーシステム
１が割込モードとしてモード０しか実行できない
ように設計されていると、割込時に３バイトのコ
ール命令を受けることになるため、１バイト分の
情報の受け渡ししかできないICEシステム２では
ユーザーシステム側のCPU１を置き換えること
が不可能になる。すなわち、CPU１にZ80A（ま
たはその同等品）が使用され、割込制御用LSIに
i8259A（またはその同等品）が使用されたユーザ
ーシステムでは、ICEシステム２を使用すること
が不可能になる。
ドとして上記のモード０〜２を実行することので
きるZ80AなどのCPUを使用し、また割込制御用
LSIに上記モード０の割込モードのみ対応するこ
とのできるi8259AなどのLSIが使用されているも
のとする。この場合、ユーザーシステム側では
CPU１が３つの割込モードを実行できる機能を
備えるにも係わらず、ソフトウエア的に指定でき
る割込モードは割込時に３バイトのコール命令を
システムバス上に置くモード０だけである。一
方、ICEシステムは汎用性が要求されるから一般
に上記３つのモードの何れでも実行できるという
機能を備えていない。３つのモードのどれでも実
行できる機能を備えようとすると制御回路が非常
に複雑になるからである。すなわち通常のICEシ
ステムは通常のフエツチサイクルと同様に１バイ
トの情報でもつて割込情報を受け渡しする機能し
か備えていない。したがつて、ユーザーシステム
１が割込モードとしてモード０しか実行できない
ように設計されていると、割込時に３バイトのコ
ール命令を受けることになるため、１バイト分の
情報の受け渡ししかできないICEシステム２では
ユーザーシステム側のCPU１を置き換えること
が不可能になる。すなわち、CPU１にZ80A（ま
たはその同等品）が使用され、割込制御用LSIに
i8259A（またはその同等品）が使用されたユーザ
ーシステムでは、ICEシステム２を使用すること
が不可能になる。
この発明の目的は、上記の欠点を解消し、簡単
な論理回路を使用することにより上記のようなユ
ーザーシステムを使用しても受渡情報が１バイト
であるICEシステムを使用できるようにする割込
制御回路を提供することにある。
な論理回路を使用することにより上記のようなユ
ーザーシステムを使用しても受渡情報が１バイト
であるICEシステムを使用できるようにする割込
制御回路を提供することにある。
(d) 課題を解決するための手段
この発明の割込制御回路は、Ｉ／Ｏからの割込
要求を受け付けCPUに対する割込みを制御する
割込制御用LSIを使用し、前記CPUは前記割込制
御用LSIから割込信号を受けたとき割込応答パル
スを１個発生し、前記割込制御用LSIは前記割込
応答パルスを２個連続して受けたとき２回目の割
込応答パルス発生時にアドレス情報を出力するシ
ステムにおいて、 前記CPUからの割込応答信号を２つに分割し
て順次割込制御用LSIに出力するとともに、その
分割された信号のうち最初の信号発生時にCPU
に対してウエイト信号を出力する論理回路を設け
たことを特徴としている。
要求を受け付けCPUに対する割込みを制御する
割込制御用LSIを使用し、前記CPUは前記割込制
御用LSIから割込信号を受けたとき割込応答パル
スを１個発生し、前記割込制御用LSIは前記割込
応答パルスを２個連続して受けたとき２回目の割
込応答パルス発生時にアドレス情報を出力するシ
ステムにおいて、 前記CPUからの割込応答信号を２つに分割し
て順次割込制御用LSIに出力するとともに、その
分割された信号のうち最初の信号発生時にCPU
に対してウエイト信号を出力する論理回路を設け
たことを特徴としている。
(e) 作用
上記論理回路はCPUから出力される割込応答
信号を２つに分割して割込制御用LSIに順次出力
するとともに、その分割された信号のうち最初の
信号発生時にCPUに対してウエイト信号を出力
する。割込制御用LSIは２個の連続する割込応答
パルスを論理回路から受けて、２回目の割込応答
パルスの発生時にいわゆる割込ベクトルとしてア
ドレス情報を出力する。一方、CPU（ICEシステ
ム）は最初の割込応答信号の発生時に上記論理回
路からウエイト信号が与えられることによりウエ
イト状態となり、２回目の割込応答パルスの発生
時に割込制御用LSIから上記した割込ベクトルと
してのアドレス情報を読み取る。すなわち、上記
論理回路の作用により、CPU（ICEシステム）と
割込制御用LSI間で１バイトのアドレス情報を受
け渡しすることによつて割込ベクトルを制御する
ことができる。
信号を２つに分割して割込制御用LSIに順次出力
するとともに、その分割された信号のうち最初の
信号発生時にCPUに対してウエイト信号を出力
する。割込制御用LSIは２個の連続する割込応答
パルスを論理回路から受けて、２回目の割込応答
パルスの発生時にいわゆる割込ベクトルとしてア
ドレス情報を出力する。一方、CPU（ICEシステ
ム）は最初の割込応答信号の発生時に上記論理回
路からウエイト信号が与えられることによりウエ
イト状態となり、２回目の割込応答パルスの発生
時に割込制御用LSIから上記した割込ベクトルと
してのアドレス情報を読み取る。すなわち、上記
論理回路の作用により、CPU（ICEシステム）と
割込制御用LSI間で１バイトのアドレス情報を受
け渡しすることによつて割込ベクトルを制御する
ことができる。
(f) 実施例
第２図はこの発明の実施例である割込制御回路
を使用したシステムのブロツク図である。CPU
３０はICEシステムで構成される。ICEシステム
を結合する前にこの位置に置かれるCPUはZ80A
である。CPU３０（ICEシステム）は割込モード
２を実行できる機能を備えている。割込モード２
は、割込応答時に割込制御用LSI３１からデータ
バス上に置かれた１バイトのベクトルをCPU３
０が取り込み、そのベクトルと予めCPU３０内
の特定のレジスタに設定されている１バイトのベ
クトルとを加えた合計２バイトのベクトルで間接
コールを行うモードである。したがつてCPU３
０と割込制御用LSI３１間で受け渡しされるアド
レス情報は１バイトのみである。またCPU３０
は割込制御用LSI３１から割込信号を受けたとき
割込応答パルスを１個発生する。
を使用したシステムのブロツク図である。CPU
３０はICEシステムで構成される。ICEシステム
を結合する前にこの位置に置かれるCPUはZ80A
である。CPU３０（ICEシステム）は割込モード
２を実行できる機能を備えている。割込モード２
は、割込応答時に割込制御用LSI３１からデータ
バス上に置かれた１バイトのベクトルをCPU３
０が取り込み、そのベクトルと予めCPU３０内
の特定のレジスタに設定されている１バイトのベ
クトルとを加えた合計２バイトのベクトルで間接
コールを行うモードである。したがつてCPU３
０と割込制御用LSI３１間で受け渡しされるアド
レス情報は１バイトのみである。またCPU３０
は割込制御用LSI３１から割込信号を受けたとき
割込応答パルスを１個発生する。
割込制御用LSI３１にはi8259Aが使用される。
このLSIはCPUにZ80Aが使用されたときモード
０の割込モードに対応することができる。その場
合は割込応答時にデータバス上に３バイトのコー
ル命令を置く。
このLSIはCPUにZ80Aが使用されたときモード
０の割込モードに対応することができる。その場
合は割込応答時にデータバス上に３バイトのコー
ル命令を置く。
また、割込制御用LSI３１は割込応答パルスを
２回連続して受けたとき、２回目の割込応答パル
ス発生時に１バイトのアドレス情報を出力できる
機能を備えている。この機能は一般にCPUに16
ビツトCPUが使用されたときに利用されるが、
実施例ではこの機能を利用してCPU（ICEシステ
ム）に対し１バイトの割込ベクトルを与えるよう
にしている。
２回連続して受けたとき、２回目の割込応答パル
ス発生時に１バイトのアドレス情報を出力できる
機能を備えている。この機能は一般にCPUに16
ビツトCPUが使用されたときに利用されるが、
実施例ではこの機能を利用してCPU（ICEシステ
ム）に対し１バイトの割込ベクトルを与えるよう
にしている。
CPU３０とLSI３１との間にはCPU３０から
の割込応答信号を２つに分割するとともに、最初
の分割信号発生時にCPU３０に対して信
号を出力する論理回路３２が設けられる。第３図
はこの論理回路の詳細なブロツク図である。。ゲ
ート３２ａはCPU３０からの1信号および
IORQ信号から割込応答信号を形成する。また、
ゲート３２ｂ，３２ｃおよび遅延回路３２ｄによ
つて上記割込応答信号をＡ信号とＢ信号の２つの
信号に分割する。これらの信号はゲート３２ｅを
介して順次出力される。また、ゲート３２ｆは
WAIT信号（ウエイト信号）を形成してCPU３
０に対して供給する。
の割込応答信号を２つに分割するとともに、最初
の分割信号発生時にCPU３０に対して信
号を出力する論理回路３２が設けられる。第３図
はこの論理回路の詳細なブロツク図である。。ゲ
ート３２ａはCPU３０からの1信号および
IORQ信号から割込応答信号を形成する。また、
ゲート３２ｂ，３２ｃおよび遅延回路３２ｄによ
つて上記割込応答信号をＡ信号とＢ信号の２つの
信号に分割する。これらの信号はゲート３２ｅを
介して順次出力される。また、ゲート３２ｆは
WAIT信号（ウエイト信号）を形成してCPU３
０に対して供給する。
次に第２図に示す各端子の説明をする。
D0〜D7…８ビツト双方向性データバス。
1…マシンサイクル１。命令実行中のOPコード
のフエツチサイクルであるときの出力される。
また、割込応答時に出力される。
のフエツチサイクルであるときの出力される。
また、割込応答時に出力される。
…入出力の読み出し、書き込みのためのア
ドレスがアドレスバスの下位８ビツト上に乗つ
ているときに出力される。また割込応答時に
M1とともに出力される。
ドレスがアドレスバスの下位８ビツト上に乗つ
ているときに出力される。また割込応答時に
M1とともに出力される。
…アクテイブ状態（“Ｌ”）であるとき
CPUはウエイト状態を続ける。
CPUはウエイト状態を続ける。
…アクテイブ状態（“Ｌ”）でCPUに対して
割り込みがかかる。CPUはこの割り込みを受
け付ければ次の命令サイクルの始めで1期間
にを出力する。
割り込みがかかる。CPUはこの割り込みを受
け付ければ次の命令サイクルの始めで1期間
にを出力する。
…アクテイブ状態（“Ｌ”）でCPUがデータを
受け入れることのできる期間となる。このアク
テイブ状態のときに指定された入出力デバイス
あるいはメモリのデータはデータバス上に乗せ
られる。
受け入れることのできる期間となる。このアク
テイブ状態のときに指定された入出力デバイス
あるいはメモリのデータはデータバス上に乗せ
られる。
…データバス上に指定したメモリあるいは入
出力デバイスにストアすべきデータが乗つてい
るときに出力される。
出力デバイスにストアすべきデータが乗つてい
るときに出力される。
…割込応答信号。INTA信号発生回路であ
る論理回路３２から出力される。
る論理回路３２から出力される。
INTR…Ｉ／Ｏからの割込要求を受けたLSI３１
がCPU３０に対して出力する割込信号である。
がCPU３０に対して出力する割込信号である。
以上の構成で、割込制御用LSI３１は割込応答
パルスを２回連続して受けたとき２回目の
INTA信号発生時に１バイトのアドレス情報を出
力するモード（以下このモードをモードＡと言
う。）に設定して使用されるものとする。この設
定はソフトウエア的に行うことができる。
パルスを２回連続して受けたとき２回目の
INTA信号発生時に１バイトのアドレス情報を出
力するモード（以下このモードをモードＡと言
う。）に設定して使用されるものとする。この設
定はソフトウエア的に行うことができる。
第４図に上記の構成からなるシステムの割り込
み時のタイミングチヤートを示す。
み時のタイミングチヤートを示す。
LSI３１に対して割り込み要求があるとLSI３
１は割込信号INTRをCPU３０側に出力する。
CPU３０はその割込信号を受け付けると次の命
令サイクルM1期間に信号を発生する。論
理回路３２のゲート３２ａはこれらの信号から
M1・信号を作る。遅延回路３２ｄではこ
の信号からさらに遅延情報としてQ1，Q2，Q3，
Q4およびこれらの反転信号を作る。ゲート３２
ｆは1・信号と4信号とから信号
を立ち下がらせCPU３０に対してWAITサイク
ルの発生を要求する。続いて1・信号と
Q2信号によつてゲート３２ｂにより最初の
INTA信号がＡ信号として出力される。さらに続
いて1・信号とQ3信号とによつてゲート
３２ｃにより２回目の信号がＢ信号として
出力される。これらの２個の信号はLSI３
１に入力される。LSI３１はモードＡに設定され
ているため、最初の信号でデータバスを高
インピーダンスにし、２回目の信号で割込
ベクトルとして１バイトのアドレス情報をデータ
ス上に乗せる。２回目の信号が立ち下がつ
て１クロツク経過後、CPUに与えられていた
WAIT信号の発生条件が満足されなくなり、
WAIT信号は立ち上がる。その結果CPUは
WAITサイクルを抜け出して実行サイクルに移
る。すると、1信号と信号とが無くなる。
両方の信号が無くなればＢ信号を構成する条件も
満足しなくなり、Ｂ信号が立ち上がる。すなわ
ち、第４図のタイミングチヤートから明らかなよ
うに最初の信号が発生しているときCPU
に対して信号が出力されることになる。
このため、CPU３０はその期間ウエイト状態と
なり、２回目の信号が発生されて信
号が終了したときデータバスから１バイトのアド
レス情報を割込ベクトルとして読み取ることにな
る。
１は割込信号INTRをCPU３０側に出力する。
CPU３０はその割込信号を受け付けると次の命
令サイクルM1期間に信号を発生する。論
理回路３２のゲート３２ａはこれらの信号から
M1・信号を作る。遅延回路３２ｄではこ
の信号からさらに遅延情報としてQ1，Q2，Q3，
Q4およびこれらの反転信号を作る。ゲート３２
ｆは1・信号と4信号とから信号
を立ち下がらせCPU３０に対してWAITサイク
ルの発生を要求する。続いて1・信号と
Q2信号によつてゲート３２ｂにより最初の
INTA信号がＡ信号として出力される。さらに続
いて1・信号とQ3信号とによつてゲート
３２ｃにより２回目の信号がＢ信号として
出力される。これらの２個の信号はLSI３
１に入力される。LSI３１はモードＡに設定され
ているため、最初の信号でデータバスを高
インピーダンスにし、２回目の信号で割込
ベクトルとして１バイトのアドレス情報をデータ
ス上に乗せる。２回目の信号が立ち下がつ
て１クロツク経過後、CPUに与えられていた
WAIT信号の発生条件が満足されなくなり、
WAIT信号は立ち上がる。その結果CPUは
WAITサイクルを抜け出して実行サイクルに移
る。すると、1信号と信号とが無くなる。
両方の信号が無くなればＢ信号を構成する条件も
満足しなくなり、Ｂ信号が立ち上がる。すなわ
ち、第４図のタイミングチヤートから明らかなよ
うに最初の信号が発生しているときCPU
に対して信号が出力されることになる。
このため、CPU３０はその期間ウエイト状態と
なり、２回目の信号が発生されて信
号が終了したときデータバスから１バイトのアド
レス情報を割込ベクトルとして読み取ることにな
る。
上記の動作によつて、割込制御用LSI３１とし
て割込応答パルスを２個連続して受け取つたとき
２回目の割込応答パルス発生時にアドレス情報を
出力する機能を備えるものを使用すれば、割込時
にCPU３０とLSI３１との間で受け渡しされるア
ドレス情報は１バイトとなる。すなわちICEシス
テムが使用可能になるわけである。
て割込応答パルスを２個連続して受け取つたとき
２回目の割込応答パルス発生時にアドレス情報を
出力する機能を備えるものを使用すれば、割込時
にCPU３０とLSI３１との間で受け渡しされるア
ドレス情報は１バイトとなる。すなわちICEシス
テムが使用可能になるわけである。
なお、割込制御用LSIにi8259Aを使用した場
合、通常は第５図に示すようにＴ３〜Ｔ７の各ビ
ツトをプログラマブルとなるようにしているが、
バスラインの接続を従来と同じようにすれば
Z80Aを使用した場合、割込モードを実行すると
きにD0を常に０にしなければならないから、
IR0，IR2，IR4，IR6の割込要求しか処理するこ
とができない。ここで、第６図に示すように接続
信号を１ビツトずらし、Ｔ７を“０”に設定する
ことにより、全割込要求レベルに対してその仕様
を満たすことができる。ただこの場合、信号接続
がずれていることからデータの取り扱いを注意し
なければならないのはもちろんである。しかし、
情報を１ビツト左へ回転シフトすることや右へ回
転シフトすることは簡単な命令実行によつて行う
ことができるため、ソフトウエアの負担を重くす
ることはない。
合、通常は第５図に示すようにＴ３〜Ｔ７の各ビ
ツトをプログラマブルとなるようにしているが、
バスラインの接続を従来と同じようにすれば
Z80Aを使用した場合、割込モードを実行すると
きにD0を常に０にしなければならないから、
IR0，IR2，IR4，IR6の割込要求しか処理するこ
とができない。ここで、第６図に示すように接続
信号を１ビツトずらし、Ｔ７を“０”に設定する
ことにより、全割込要求レベルに対してその仕様
を満たすことができる。ただこの場合、信号接続
がずれていることからデータの取り扱いを注意し
なければならないのはもちろんである。しかし、
情報を１ビツト左へ回転シフトすることや右へ回
転シフトすることは簡単な命令実行によつて行う
ことができるため、ソフトウエアの負担を重くす
ることはない。
以上の説明では、ユーザーシステムとICEシス
テムとを結合した場合を示したが、ユーザーシス
テム単独であつてもこの発明を実施できるのは言
うまでもない。
テムとを結合した場合を示したが、ユーザーシス
テム単独であつてもこの発明を実施できるのは言
うまでもない。
(g) 発明の効果
以上のようにこの発明によれば、１バイト分の
割込アドレス情報の受け渡ししかできないICEシ
ステムやCPUであつても、実質的に前述のモー
ド２の割込制御を行うことができ、割込処理に大
幅な制限を受けることなく一般のICEシステムを
利用することができるようになる。
割込アドレス情報の受け渡ししかできないICEシ
ステムやCPUであつても、実質的に前述のモー
ド２の割込制御を行うことができ、割込処理に大
幅な制限を受けることなく一般のICEシステムを
利用することができるようになる。
第１図はこの発明の前提となるユーザーシステ
ムとICEシステムとの結合状態を示す図である。
また、第２図はこの発明の実施例である割込制御
回路を用いたシステムのブロツク図、第３図は論
理回路の詳細なブロツク図、第４図は割り込み時
のタイミングチヤート、第５図は割込制御用LSI
から発生するアドレス情報を示す図、第６図は本
発明を実施した場合に割込制御用LSIから発生す
るアドレス情報を示す図である。 ３２……論理回路。
ムとICEシステムとの結合状態を示す図である。
また、第２図はこの発明の実施例である割込制御
回路を用いたシステムのブロツク図、第３図は論
理回路の詳細なブロツク図、第４図は割り込み時
のタイミングチヤート、第５図は割込制御用LSI
から発生するアドレス情報を示す図、第６図は本
発明を実施した場合に割込制御用LSIから発生す
るアドレス情報を示す図である。 ３２……論理回路。
Claims (1)
- 【特許請求の範囲】 １ Ｉ／Ｏからの割込要求を受け付けCPUに対
する割込みを制御する割込制御用LSIを使用し、
前記CPUは前記割込制御用LSIから割込信号を受
けたとき割込応答パルスを１個発生し、前記割込
制御用LSIは前記割込応答パルスを２個連続して
受けたとき２回目の割込応答パルス発生時にアド
レス情報を出力するシステムにおいて、 前記CPUからの割込応答信号を２つに分割し
て順次割込制御用LSIに出力するとともに、その
分割された信号のうち最初の信号発生時にCPU
に対してウエイト信号を出力する論理回路を設け
たことを特徴とする割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6976984A JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6976984A JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211556A JPS60211556A (ja) | 1985-10-23 |
| JPH0235342B2 true JPH0235342B2 (ja) | 1990-08-09 |
Family
ID=13412331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6976984A Expired - Lifetime JPH0235342B2 (ja) | 1984-04-05 | 1984-04-05 | Warikomiseigyokairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235342B2 (ja) |
-
1984
- 1984-04-05 JP JP6976984A patent/JPH0235342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60211556A (ja) | 1985-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4271466A (en) | Direct memory access control system with byte/word control of data bus | |
| KR900004006B1 (ko) | 마이크로 프로세서 시스템 | |
| US4716527A (en) | Bus converter | |
| US4144562A (en) | System and method for increasing microprocessor output data rate | |
| JP3105223B2 (ja) | マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 | |
| US4112490A (en) | Data transfer control apparatus and method | |
| US4868735A (en) | Interruptible structured microprogrammed sixteen-bit address sequence controller | |
| US4597061A (en) | Memory system using pipeline circuitry for improved speed | |
| US5511207A (en) | Program control circuit determining the designated number of times a sequence of instructions is repetitively executed to prevent further execution of a jump instruction | |
| EP0165517A2 (en) | Emulator for non-fixed instruction set VLSI devices | |
| US4005391A (en) | Peripheral interrupt priority resolution in a micro program data processor having plural levels of subinstruction sets | |
| JPS6053899B2 (ja) | デ−タ処理システム | |
| US4348722A (en) | Bus error recognition for microprogrammed data processor | |
| JPS59172200A (ja) | メモリ装置 | |
| KR900002438B1 (ko) | 프로세서간 결합방식 | |
| US5742842A (en) | Data processing apparatus for executing a vector operation under control of a master processor | |
| US8200943B2 (en) | Microprocessor | |
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JPH0235342B2 (ja) | Warikomiseigyokairo | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| EP0448127B1 (en) | Microprogram sequence controller | |
| KR100204616B1 (ko) | 효율적인 파우어 온 초기화를 갖는 정보 처리 시스템 | |
| JPS59114603A (ja) | シ−ケンスコントロ−ラの他コンピユ−タ装置との結合方式 | |
| JP3547012B2 (ja) | マイクロコンピュータ | |
| JP2667285B2 (ja) | 割込制御装置 |