JPS6198446A - 制御レジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサを使用した制御部に使用する制御レ
ジスタの改良に関するものである。

プロセッサ、メモリ及び人出力インターフェース回路を
含むプロセッサシステムにおいて、プロセッサが例えば
複数の被制御部（例えば複数の制御ブロックを持つ自動
制御装置）の中から１つの被制御部を制御しようとする
場合、その被制御部に対応する制御レジスタ（人出力イ
ンタフェース部に含まれる）のアドレスの計算及び内部
アドレス・レジスタの設定を行った後、目的の制御レジ
スタに°ｒクセスし゛ζ被制御部の制御に必要な制御デ
ータを書込んでいた。

この為、プロセッサは別の被制御部を制御する時には、
その度毎に上記の処理を行はなけれは７ざらフイいので
、多重処理を行っている場合には処理効率か低下する。

そこで、より処理効率が向上した制御レジスタが要望さ
れ°ζいた。

〔従来の技術〕

第３図は従来例の制御レジスタを含むプロセッサシステ
ムのブロック図を示す。

図において、例えば各制御部に対応して複数の制御′＆
ｌレジスタ３−１〜３−ｎが人出力インターフェース部
３の中に含まれている。

一方、プロセッサｌが例えば被制御部−１を制御する場
合、制御データをハス２を介して制御レジスタ３−１に
書込まなければならないので、プロセッサ１はこの制御
レジスタ３−１のアドレスを計算し、その結果を内部の
アドレス・レジスタ（図示せず）に設定した上で、制御
データをこの制御レジスタ３−１に書込んでいた。

〔発明が解決しようとする問題点３ 以上説明した様に、プロセッサが成る被制御部を制御し
ようとする際には、それに対応した制御レジスタに制御
データを書込む必要がある。

この為、この制御レジスタのアドレスをプロセッサが計
算し、それを用いて目的の制御レジスタにアクセスして
いたが、別の制御レジスタにアクセスする場合には再度
アドレスの計算が必要となる。

そこで、プロセッサが多重処理をしている場合には上記
の計算等の処理が増加して、このプロセッサの処理能率
が低下すると云う問題点があった。

１　　　　　　〔問題点を解決するための手段〕）”　
　　　　　よ言８．）問題点、よ、７・。ヤ７ヶカ１．
ア、い、。

コーダ部と項目別レジスタ部を含む制御レジスタをアク
セスした後、該プロセッサから送出されたアドレスを該
アドレス・デコーダ部でデコードして対応する項目別レ
ジスタを選択し、該選択された項目別レジスタに該プロ
セッサから送出された制御データを書込み、該項目別レ
ジスタに接続された被制御部に制御データを送出する様
にした、本発明の制御レジスタにより解決する。

〔作用〕

本発明は、入出力インターフェース部に含まれ、且つ被
制御部に接続された制御レジスタに７ドレス・デコーダ
部と項目別レジスタ部を設ける事により、従来プロセッ
サが行っていた制御レジスタのアドレス計算又は設定を
不要にした。

即ら、プロセッサはただ１つの制御レジスタにアクセス
した後、例えば複数の被制御部にそれぞれ接続された項
目別レジスタの１つを指定するヒツトと、指定された項
目別レジスタに書込む制御″−１ｈｊ′＊Ｈｕｖｖｘ９
ｒ；＝送出１−　ａ　４ｆ　、に°゛・　　　　　　　
　（制御レジスタでは、アドレス・デコーダ部で何処の
項目別レジスタが指定されたかをデコートして、指定さ
れた項目レジスタのみに書込みタイミング信号を送る事
により、プロセッサｌからの制御データが指定された項
目別レジスタに書込まれる。

即ち、プロセッサにとってはアクセスすべき制御レジス
タのアドレスはただ１つで、制御データと項目別レジス
タの指定ヒツトとは１つのデータとして扱える為に、プ
ログラムが単純になったーそこで、多重処理を行ってい
るプロセッサは高速処理が可能となり、処理効率が向上
した。

〔実施例〕

以下図示実施例により、本発明の要旨を具体的に説明す
る。尚、全図を通じて同一符号は同一対象物を示す。

第１図は本発明の１実施例のブロック図を、第２図はデ
ータフオマソトを示す。

このブロック図の動作は下記の様である。

■　プロセ、す１で発生した制御レジスタのアドレスは
書込みタイミング信号とアンド回路４で論理和か取られ
、アドレス・デコーダ５のイネイブル信号として入力さ
れる。

■　プロセッサ１よりハス７を介して送出された項目別
レジスタのアドレスを、アドレス・デコーダ５でデコー
ドすると共に、デコードされた項目別レジスタ例えば６
−１に書込みパルスを送出する（第２図のレジスタ・ア
ドレス部のアドレス）。

■　この書込みパルスにより、プロセッサよりの制御デ
ータ（第２図の制御データ部のデータ）が指定された項
目レジスタに書込まれる。

■　項目別レジスタ６−１はこれに接続された被制御部
にプロセッサからの制御データを送出する。

〔発明の効果〕

以上詳細に説明した様に、本発明は制御レジスタにアド
レス・デコーダ部と項目別レジスタを設ける事により、
プロセッサのアドレス計算又は設定を不要にした。

この為、プロセッサの高速処理が可能となる等実用上で
優れた効果がある。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図はデー
タフォーマット図、 第３図は従来例のブロック図を示す。 図において、 ４はアンド回路、 ５ばアドレス・デコーダ、 ６は項目別レジスタ、 ７はハス、 ８はアドレス・デコーダ部を示す。

Claims (1)

【特許請求の範囲】
1. プロセッサからアドレス・デコーダ部と項目別レジスタ
   部を含む制御レジスタにアクセスした後、該プロセッサ
   から送出されたアドレスを該アドレス・デコーダ部でデ
   コードして対応する項目別レジスタを選択し、該選択さ
   れた項目別レジスタに該プロセッサから送出された制御
   データを書込み、該項目別レジスタに接続された被制御
   部にデータを送出する様にした事を特徴とする制御レジ
   スタ。