JPH04142638A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置、特に、メモリを制御する情報
処理装置に関する。

〔従来の技術〕

従来の情報処理装置では、メモリを複数のバンクに分け
、バンクと同じ数のメモリ制御回路によりバンク単位に
メモリアクセスの制御を行ない、現在アクセスされてい
るバンクとは異なる全てのバンクもアクティブにしてお
ける為メモリアクセスの時間が短縮される。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置のメモリ制御方法において
、メモリ制御回路がバンクと同じ数だけあるのでメモリ
アクセスの時間は短縮されるが、メモリ制御回路をバン
クと同じ数だけ用意するので、装置の外形が大きく、価
格も高くなるという欠点がある。

〔課題を解決するための手段〕

本発明の情報処理装置は、プログラムやデータが格納さ
れる複数のバンクを備えるメモリと、すべての前記バン
クを制御し前記バンクの数より少ない複数のメモリ制御
回路と、アクセスされている第１の前記バンクのアドレ
スに近い順序で第２の前記バンクがアクティブとなるよ
うに前記メモリ制御回路を制御する調停回路とを有する
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例を示すブロック図である。

第１図に示す本実施例において、演算処理装置１は・メ
モリ制御回路２，３．４に接続され、アドレス信号やメ
モリ制御信号等の出力を行なう。

調停回路５は演算処理装置１とメモリ制御回路２．３．
４に接続され、演算処理装置１からのメモリ制御信号を
入力として、メモリ制御の為の調停を行ない制御信号を
メモリ制御回路２，３．４に出力する。

メモリ制御回路２，３．４はアドレスデコーダ６と、シ
ーケンサ７と、ＲＡＳ　−ＣＡＳ生成回路８とを含んで
構成される。

アドレスデコーダ６は、演算処理装置１と接続されアド
レス信号の変換を行なう、シーケンサ７は演算処理装置
１．調停回路５．アドレスデコーダ６とに接続され、演
算処理装置１からのメモリ制御信号と調停回路５からの
出力信号とアドレスデコーダ６から変換されたアドレス
信号とを入力として、ＲＡＳ　−ＣＡＳタイミングの生
成等を行ない、ＲＡＳ　−ＣＡＳ信号が発生される基本
信号をＲＡＳ−ＣＡＳ生成回路８に出力する。　ＲＡＳ
　−ＣＡＳ生成回路８は、ＲＡＳ　−ＣＡＳ信号をメモ
リ９に出力する。

メモリ９は（０）〜（５）までの６個のバンク１０．１
１，１２．１３，１４．１５に分割されている。各々の
バンクは数にバイト単位のページにより構成され、バン
ク１０の中のあるページをｎページ１６とするとｎベー
ジ１６の中の最低位アドレスの前のアドレスで終るペー
ジｎ−１ページ１７はバンク１１に属する。同様にｎ−
２ベージ１８はバンク１２に属し、バンク１３，１４゜
１５の順にページのアドレスは低くなっている。

アドレスデコーダ６は、変換したアドレス信号をメモリ
９に出力する。メモリ制御回路２，３．４は、すべての
バンク１０〜１５を制御することができる。

また、演算処理装置１と、メモリ９とはデータバス１９
を通して接続されている。

次に第１図に示す実施例の動作を説明する。演算処理装
置１は、メモリ制御回路２，３．４に読取命令（又は書
込命令）を出すと同時に、メモリアドレスをメモリ制御
回路２，３．４と調停回路５に供給する。

調停回路５は前回のメモリアクセス時にメモリ制御回路
２，３．４のいずれがメモリ９にアクセス制御したかを
記憶しており、前回のメモリアクセス制御回路４はバン
ク１２をアクティブにする。

読取命令の場合にはｎベージ１６の指定されたアドレス
に格納されたデータがデータバス１９を通して演算処理
装置１へ転送され、書込命令の場合には演算処理装置１
から出力されたデータがデータバス１９を通してメモリ
９へ転送され、ｎベージ１６の指定されたアドレスに格
納される。

次にｎ−１ベージ１７に対してアクセスがあった場合に
は調停回路５はメモリ制御回路３にメモリアクセスの制
御を行うよう命令し、バンク１２をアクティブにするよ
うメモリ制御回路４に命令し、バンク１３をアクティブ
にするようメモリ制御回路２に命令する。

〔発明の効果〕

以上説明したように本発明は、メモリのバンク数より少
ない複数のメモリ制御回路を用意し、アクセスされてい
るバンク以外のバンクで、次にアクセスされる可能性の
高いバンクをア、クチイブにするよう制御することによ
り、インアクティブになっているバンクをアクティブに
する時間が節約され、低コストで広いスペースをとるこ
となく、メモリアクセスを高速化できるという効果があ
る。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図である。 １・・・演算処理装置、２．３．４・・・メモリ制御回
路、５・・・調停回路、６・・・アドレスデコーダ、７
・・・シーケンサ、８１．・ＲＡＳ　、ＣＡＳ生成回路
、９・・・メモリ、１０〜１５・・・バンク。

Claims (1)

1. 【特許請求の範囲】 １、プログラムやデータが格納される複数のバンクを備
   えるメモリと、すべての前記バンクを制御し前記バンク
   の数より少ない複数のメモリ制御回路と、アクセスされ
   ている第１の前記バンクのアドレスに近い順序で第２の
   前記バンクがアクティブとなるように前記メモリ制御回
   路を制御する調停回路とを有することを特徴とする情報
   処理装置。 ２、前記メモリ制御回路と前記調停回路とに接続し前記
   プログラムやデータの処理を行う演算処理装置を有する
   ことを特徴とする請求項１記載の情報処理装置。