JPH03246650A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03246650A JPH03246650A JP4405190A JP4405190A JPH03246650A JP H03246650 A JPH03246650 A JP H03246650A JP 4405190 A JP4405190 A JP 4405190A JP 4405190 A JP4405190 A JP 4405190A JP H03246650 A JPH03246650 A JP H03246650A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- memory
- memory control
- control circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、情報処理装置、特にメモリの制御方法に特徴
をもつ情報処理装置に関する。
をもつ情報処理装置に関する。
従来の情報処理装置では、メモリを複数のバンクに分け
、１個のメモリ制御回路またはバンクと同じ数のメモリ
制御回路により、バンク単位にメモリアクセスの制御を
行う方法をとっている。
、１個のメモリ制御回路またはバンクと同じ数のメモリ
制御回路により、バンク単位にメモリアクセスの制御を
行う方法をとっている。
このような情報処理装置のメモリ制御方法においては、
メモリ制御回路が１個しかない場合、１個のメモリ制御
回路は１個のバンクしかアクティブにできない為、現在
アクセスされているバンク（アクティブになっているバ
ンク）とは異なるバンクへのアクセスが生じた時、その
バンクをインアクティブからアクティブにする為の時間
が常に必要であった。
メモリ制御回路が１個しかない場合、１個のメモリ制御
回路は１個のバンクしかアクティブにできない為、現在
アクセスされているバンク（アクティブになっているバ
ンク）とは異なるバンクへのアクセスが生じた時、その
バンクをインアクティブからアクティブにする為の時間
が常に必要であった。
また、メモリ制御回路がバンクと同じ数だけある場合、
現在アクセスされているバンクとは異なる全てのバンク
もアクティブにしておける為、メモリアクセスの時間は
短縮されるが、メモリ制御回路をバンクと同じ数だけ有
する情報処理装置は、高価で大型なものである。
現在アクセスされているバンクとは異なる全てのバンク
もアクティブにしておける為、メモリアクセスの時間は
短縮されるが、メモリ制御回路をバンクと同じ数だけ有
する情報処理装置は、高価で大型なものである。
本発明の目的は、メモリアクセスの時間の短縮を維持し
ながら、小型で安価な情報処理装置を提供することにあ
る。
ながら、小型で安価な情報処理装置を提供することにあ
る。
本発明の情報処理装置は、
プログラムやデータを格納し、３個以上のバンクに分け
られたメモリと、 前記メモリに接続され、前記メモリのバンクの数より少
ない複数のバンクのブロックに分け、ある特定のバンク
のブロックを制御する、ブロックと同じ数のメモリ制御
回路と、 前記メモリ制御回路に接続され、プログラムやデータの
アクセスによってアクティブになっているバンクが含ま
れるブロックとは異なる全てのブロックの中の、アクセ
スされているバンクより高いアドレスを有し且つアクセ
スされているバンクにアドレスが最も近いバンク、また
はアクセスされているバンクより低いアドレスを有し且
つアクセスされているバンクにアドレスが最も近いバン
クをアクティブにするよう前記メモリ制御回路を制御し
、且つアクセスされているバンクより高いアドレスを有
するバンクをアクティブにするよう制御するか、低いア
ドレスを有するバンクをアクティブにするよう制御する
かは、過去アクセスされた頻度の高い方のバンクを選ぶ
調停回路と、前記メモリ制御回路に接続され、プログラ
ムやデータの処理を行う演算処理装置とを有することを
特徴としている。
られたメモリと、 前記メモリに接続され、前記メモリのバンクの数より少
ない複数のバンクのブロックに分け、ある特定のバンク
のブロックを制御する、ブロックと同じ数のメモリ制御
回路と、 前記メモリ制御回路に接続され、プログラムやデータの
アクセスによってアクティブになっているバンクが含ま
れるブロックとは異なる全てのブロックの中の、アクセ
スされているバンクより高いアドレスを有し且つアクセ
スされているバンクにアドレスが最も近いバンク、また
はアクセスされているバンクより低いアドレスを有し且
つアクセスされているバンクにアドレスが最も近いバン
クをアクティブにするよう前記メモリ制御回路を制御し
、且つアクセスされているバンクより高いアドレスを有
するバンクをアクティブにするよう制御するか、低いア
ドレスを有するバンクをアクティブにするよう制御する
かは、過去アクセスされた頻度の高い方のバンクを選ぶ
調停回路と、前記メモリ制御回路に接続され、プログラ
ムやデータの処理を行う演算処理装置とを有することを
特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この情報処理装置は、演算処理袋Ｗ１と、２個のメモリ
制御回路２．３と、調停回路４と、メモリ９とを有して
いる。
制御回路２．３と、調停回路４と、メモリ９とを有して
いる。
メモリ９は、６個のバンク（０）〜（５）より成り、バ
ンク（０）、 （２）、（４）を含むブロック１１と
、バンク（１）、 （３）、 （５）を含むブロッ
ク１２との２つのブロックに分けられている。
ンク（０）、 （２）、（４）を含むブロック１１と
、バンク（１）、 （３）、 （５）を含むブロッ
ク１２との２つのブロックに分けられている。
これらブロックに対応してメモリ制御回路２゜３が設け
られており、演算処理装置１は、メモリ制御回路２．３
に接続され、アドレス信号やメモリ制御信号等の出力を
行う。
られており、演算処理装置１は、メモリ制御回路２．３
に接続され、アドレス信号やメモリ制御信号等の出力を
行う。
調停回路４は、演算処理装置１と、メモリ制御回路２．
３に接続され、演算処理装置１からのアドレス信号を入
力として、メモリ制御の為の調停を行い制御信号をメモ
リ制御回路２．３に出力する。
３に接続され、演算処理装置１からのアドレス信号を入
力として、メモリ制御の為の調停を行い制御信号をメモ
リ制御回路２．３に出力する。
各メモリ制御回路２．３は、アドレスデコーダ６と、シ
ーケンサ７と、ＲＡＳ −ＣＡＳ生成回路８とを有して
いる。アドレス信号−６は、演算処理袋Ｗ１に接続され
、アドレス信号の変換を行う回路である。シーケンサ７
は、演算処理装置１゜調停回路４．アドレスデコーダ６
に接続され、演算処理装置１からのメモリ制御信号と、
調停回路４からの出力信号と、アドレスデコーダ６から
の変換されたアドレス信号とを入力として、ＲＡＳ・Ｃ
ＡＳタイミングの生成等を行い、ＲＡＳ −ＣＡＳ信号
を発生する為の基本信号を、ＲＡＳ −ＣＡＳ生成回路
８に出力する。ＲＡＳ −ＣＡＳ生成回路８は、ＲＡＳ
−ＣＡＳ信号をメモリ９に出力する。
ーケンサ７と、ＲＡＳ −ＣＡＳ生成回路８とを有して
いる。アドレス信号−６は、演算処理袋Ｗ１に接続され
、アドレス信号の変換を行う回路である。シーケンサ７
は、演算処理装置１゜調停回路４．アドレスデコーダ６
に接続され、演算処理装置１からのメモリ制御信号と、
調停回路４からの出力信号と、アドレスデコーダ６から
の変換されたアドレス信号とを入力として、ＲＡＳ・Ｃ
ＡＳタイミングの生成等を行い、ＲＡＳ −ＣＡＳ信号
を発生する為の基本信号を、ＲＡＳ −ＣＡＳ生成回路
８に出力する。ＲＡＳ −ＣＡＳ生成回路８は、ＲＡＳ
−ＣＡＳ信号をメモリ９に出力する。
メモリ９は、前述したように６個のバンク（０）〜（５
）に分割されている。６個のバンクは、２つのブロック
１１．１２に分けられ、バンク（０）。
）に分割されている。６個のバンクは、２つのブロック
１１．１２に分けられ、バンク（０）。
（２）、 （４）はブロック１１に属し、バンク（１
）（３）、 （５）はブロック１２に属する。各々の
バンクは数にバイト単位のページより構成され、ブロッ
ク１１のバンク（０）の中のあるページをｎぺ−ジとす
ると、ｎページの中の最高位アドレスの次のアドレスか
ら始まるページ（ｎ＋１）ページはブロック１２のバン
ク（１）に属する。同様に（ｎ＋２）ページはブロック
１１のバンク（２）に、（ｎ＋３）ページは、ブロック
１２のバンク（３）に、（ｎ＋４）ページはブロック１
１のバンク（４）に、（ｎ＋５）ページはブロック１２
のバンク（５）に、（ｎ＋６）ページはブロック１１の
バンク（０）に含まれる。
）（３）、 （５）はブロック１２に属する。各々の
バンクは数にバイト単位のページより構成され、ブロッ
ク１１のバンク（０）の中のあるページをｎぺ−ジとす
ると、ｎページの中の最高位アドレスの次のアドレスか
ら始まるページ（ｎ＋１）ページはブロック１２のバン
ク（１）に属する。同様に（ｎ＋２）ページはブロック
１１のバンク（２）に、（ｎ＋３）ページは、ブロック
１２のバンク（３）に、（ｎ＋４）ページはブロック１
１のバンク（４）に、（ｎ＋５）ページはブロック１２
のバンク（５）に、（ｎ＋６）ページはブロック１１の
バンク（０）に含まれる。
また、バンク（０）のｎページの中の最低位アドレスの
前のアドレスで終るページである（ｎｌ）ページはブロ
ック１２のバンク（５）に属する。
前のアドレスで終るページである（ｎｌ）ページはブロ
ック１２のバンク（５）に属する。
同様に、（ｎ−２）ページはブロック１１のバンク（４
）に、（ｎ−３）ページはブロック１２のバンク（３）
に、（ｎ−４）ページはブロック１１のバンク（２）に
、（ｎ−５）ページはブロック１２のバンク（１）に、
（ｎ−６）ページはブロック１１のバンク（０）に含ま
れる。
）に、（ｎ−３）ページはブロック１２のバンク（３）
に、（ｎ−４）ページはブロック１１のバンク（２）に
、（ｎ−５）ページはブロック１２のバンク（１）に、
（ｎ−６）ページはブロック１１のバンク（０）に含ま
れる。
ブロック１１はメモリ制御回路２によって制御され、ブ
ロック１２はメモリ制御回路３によって制御される。各
メモリ制御回路１１．１２のアドレスデコーダ６は、メ
モリ９に変換したアドレス信号を出力する。
ロック１２はメモリ制御回路３によって制御される。各
メモリ制御回路１１．１２のアドレスデコーダ６は、メ
モリ９に変換したアドレス信号を出力する。
演算処理袋ｆ１とメモリ９とは、データバス１３を通し
て接続されている。
て接続されている。
調停回路４の機能をさらに詳しく説明する。
調停回路４は、カウンター５を有し、カウンター５の値
がＯまたは正であれば高いアドレスを有するバンクをア
クティブにし、負であれば低いアドレスを有するバンク
をアクティブにするよう、メモリ制御回路２．３へ指示
する。調停回路４はアクセスされるメモリアドレスを毎
回チエツクし、あるメモリアクセスが前回のメモリアク
セスより高いアドレスの場合には、カウンター５の値に
１をプラスし、低いアドレスの場合にはカウンター５の
値を１マイナスする。
がＯまたは正であれば高いアドレスを有するバンクをア
クティブにし、負であれば低いアドレスを有するバンク
をアクティブにするよう、メモリ制御回路２．３へ指示
する。調停回路４はアクセスされるメモリアドレスを毎
回チエツクし、あるメモリアクセスが前回のメモリアク
セスより高いアドレスの場合には、カウンター５の値に
１をプラスし、低いアドレスの場合にはカウンター５の
値を１マイナスする。
このようにして、調停回路４は、プログラムやデータの
アクセスによってアクティブになっているバンクが含ま
れるブロックとは異なるブロックの中の、アクセスされ
ているバンクより高いアドレスを有し、且つアクセスさ
れているバンクにアドレスが最も近いバンク、またはア
クセスされているバンクより低いアドレスを有し、且つ
アクセスされているバンクにアドレスが最も近いバンク
をアクティブにするようメモリ制御回路２．３を制御し
、且つアクセスされているバンクより高いアドレスを有
するバンクをアクティブにするよう制御するか、低いア
ドレスを有するバンクをアクティブにするよう制御する
かは、過去にアクセスされた頻度の高い方のバンクを選
ぶようにする。
アクセスによってアクティブになっているバンクが含ま
れるブロックとは異なるブロックの中の、アクセスされ
ているバンクより高いアドレスを有し、且つアクセスさ
れているバンクにアドレスが最も近いバンク、またはア
クセスされているバンクより低いアドレスを有し、且つ
アクセスされているバンクにアドレスが最も近いバンク
をアクティブにするようメモリ制御回路２．３を制御し
、且つアクセスされているバンクより高いアドレスを有
するバンクをアクティブにするよう制御するか、低いア
ドレスを有するバンクをアクティブにするよう制御する
かは、過去にアクセスされた頻度の高い方のバンクを選
ぶようにする。
次に本実施例の動作を説明する。
演算処理装置１が、メモリ制御回路２．３に読取命令（
または書込命令）を出すと同時に、メモリアドレスをメ
モリ制御回路２，３および調停回路４に供給する。
または書込命令）を出すと同時に、メモリアドレスをメ
モリ制御回路２，３および調停回路４に供給する。
調停回路４は、入力されたアドレスが、メモリ９の中の
どのブロック、どのバンク、どのページにあるものかを
認識し、アクセスされるブロックとは異なるブロックの
中の、どのバンク、どのページをアクティブにするかを
メモリ制御回路２または３に指定する。
どのブロック、どのバンク、どのページにあるものかを
認識し、アクセスされるブロックとは異なるブロックの
中の、どのバンク、どのページをアクティブにするかを
メモリ制御回路２または３に指定する。
すなわち、バンク（０）の中のｎページがアクセスされ
る時は、調停回路４は、カウンター５の値がＯまたは正
ならば、（ｎ＋１）ページを有するバンク（１）をアク
ティブにするようにメモリ制御回路３に命令を出す。メ
モリ制御回路２はバンク（０）のｎページに、読取（ま
たは書込）信号とアドレスを出し、メモリ制御回路３は
、バンク（１）をアクティブにする。
る時は、調停回路４は、カウンター５の値がＯまたは正
ならば、（ｎ＋１）ページを有するバンク（１）をアク
ティブにするようにメモリ制御回路３に命令を出す。メ
モリ制御回路２はバンク（０）のｎページに、読取（ま
たは書込）信号とアドレスを出し、メモリ制御回路３は
、バンク（１）をアクティブにする。
調停回路４は、カウンター５の値が負ならば、（ｎ−１
）ページを有するバンク（５）をアクティブにするよう
に、メモリ制御回路３に命令を出す。メモリ制御回路２
は、バンク（０）のｎページに、読取（または書込）信
号とアドレスを出し、メモリ制御回路３はバンク（５）
をアクティブにする。
）ページを有するバンク（５）をアクティブにするよう
に、メモリ制御回路３に命令を出す。メモリ制御回路２
は、バンク（０）のｎページに、読取（または書込）信
号とアドレスを出し、メモリ制御回路３はバンク（５）
をアクティブにする。
読取命令の場合、ｎページの指定されたアドレスに格納
されたデータが、データバス１３を通して演算処理装置
１へ転送され、書込命令の場合、演算処理装置１から出
力されたデータがデータバス１３を通してメモリ９へ転
送され、ｎページの指定されたアドレスに格納される。
されたデータが、データバス１３を通して演算処理装置
１へ転送され、書込命令の場合、演算処理装置１から出
力されたデータがデータバス１３を通してメモリ９へ転
送され、ｎページの指定されたアドレスに格納される。
次に、（ｎ＋１）ページに対してアクセスがあった場合
、調停回路４は、カウンター５の値に１を加算し、その
結果の値が０または正ならば、バンク（２）をアクティ
ブにするようメモリ制御回路２に命令を出し、カウンタ
ー５の値が負ならば、バンク（０）をアクティブにする
ようメモリ制御回路２に命令を出す。
、調停回路４は、カウンター５の値に１を加算し、その
結果の値が０または正ならば、バンク（２）をアクティ
ブにするようメモリ制御回路２に命令を出し、カウンタ
ー５の値が負ならば、バンク（０）をアクティブにする
ようメモリ制御回路２に命令を出す。
尚、上述の実施例は一例であり、本発明はバンクやブロ
ックの数によって制限されたり、ページ化インタリーブ
か否かによって制限されるものではない。また、上述の
実施例では調停回路４は演算処理装置１に接続されてい
るが、メモリ制御回路２．３のみに接続し、演算処理装
置１から出力されたアドレスは、メモリ制御回路２，３
の中のアドレスデコーダ６に入力されるアドレスをモニ
タすることによって得るという方法も可能である。
ックの数によって制限されたり、ページ化インタリーブ
か否かによって制限されるものではない。また、上述の
実施例では調停回路４は演算処理装置１に接続されてい
るが、メモリ制御回路２．３のみに接続し、演算処理装
置１から出力されたアドレスは、メモリ制御回路２，３
の中のアドレスデコーダ６に入力されるアドレスをモニ
タすることによって得るという方法も可能である。
本発明の情報処理装置は、メモリのバンクを複数のブロ
ックに分け、ブロック単位にメモリ制御回路を用意し、
各々のメモリ制御回路をアクセスされているバンク以外
のバンクで、次にアクセスされる可能性の高いバンクを
アクティブにするよう制御することにより、インアクテ
ィブになっているバンクをアクティブにする時間を節約
して、低コストで広いスペースをとることなくメモリア
クセスを高速化できるという効果がある。
ックに分け、ブロック単位にメモリ制御回路を用意し、
各々のメモリ制御回路をアクセスされているバンク以外
のバンクで、次にアクセスされる可能性の高いバンクを
アクティブにするよう制御することにより、インアクテ
ィブになっているバンクをアクティブにする時間を節約
して、低コストで広いスペースをとることなくメモリア
クセスを高速化できるという効果がある。
第１図は、本発明の一実施例を示すブロック図である。
ｌ・・・・・演算処理装置
２．３・・・メモリ制御回路
４・・・・・調停回路
５・・・・・カウンター
６・・・・・アドレスデコーダ
７・・・・・シーケンサ
８・・・・・ＲＡＳ −ＣＡＳ生成回路９・・・・・メ
モリ １１、１２・・・ブロック １３・ ・データバス
モリ １１、１２・・・ブロック １３・ ・データバス
Claims (1)
- （１）プログラムやデータを格納し、３個以上のバンク
に分けられたメモリと、 前記メモリに接続され、前記メモリのバンクの数より少
ない複数のバンクのブロックに分け、ある特定のバンク
のブロックを制御する、ブロックと同じ数のメモリ制御
回路と、 前記メモリ制御回路に接続され、プログラムやデータの
アクセスによってアクティブになっているバンクが含ま
れるブロックとは異なる全てのブロックの中の、アクセ
スされているバンクより高いアドレスを有し且つアクセ
スされているバンクにアドレスが最も近いバンク、また
はアクセスされているバンクより低いアドレスを有し且
つアクセスされているバンクにアドレスが最も近いバン
クをアクティブにするよう前記メモリ制御回路を制御し
、且つアクセスされているバンクより高いアドレスを有
するバンクをアクティブにするよう制御するか、低いア
ドレスを有するバンクをアクティブにするよう制御する
かは、過去アクセスされた頻度の高い方のバンクを選ぶ
調停回路と、前記メモリ制御回路に接続され、プログラ
ムやデータの処理を行う演算処理装置とを有することを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4405190A JPH03246650A (ja) | 1990-02-23 | 1990-02-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4405190A JPH03246650A (ja) | 1990-02-23 | 1990-02-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03246650A true JPH03246650A (ja) | 1991-11-05 |
Family
ID=12680814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4405190A Pending JPH03246650A (ja) | 1990-02-23 | 1990-02-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03246650A (ja) |
-
1990
- 1990-02-23 JP JP4405190A patent/JPH03246650A/ja active Pending
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