JPH0394344A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に情報処狸装置におけ
るメモリアクセス制御方式に関する。

従来技術 従来、情報処理装置においては、メモリ，を複数のバン
クに分け、１個のメモリ制御回路またはバンクと同じ数
のメモリ制御回路により、バンク単位にメモリアクセス
の制御を行う方法がとられている。

上記のようなメモリアクセス制御方式においては、メモ
リ制御回路がＩＷＡｌ，かない場合には、１個のメモリ
制御回路が１個のバンクしかアクティブにできないため
、現在アクセスされているバンク（アクティブになって
いるバンク）とは異なるバンクへのアクセスが生じた時
に、そのバンクをインアクティブからアクティブにする
ための時間が常に必要となる。

また、メモリ制御回路がバンクと同じ数だけある場合に
は、現在アクセスされているバンク以外の全てのバンク
もアクティブにしておけるため、メモリアクセス時間を
短縮することはできるが、メモリ制御回路をバンクと同
じ数だけＧしているので、装置自体が高価で、大型なも
のになってしまう。

ずなわち、上述の情報処理装置のメモリアクセス制ｆａ
ｎ方式においては、メモリ制御回路が１個しかない場合
、アクセスされているバンクとは異なるバンクへのアク
セスが生じた時に、インアクティブになっているバンク
をアクティブにする必要があり、メモリアクセスに時間
がかかるという欠点がある。

また、メモリ制御回路がバンクと同じ数だけある場合、
メモリアクセス時間を短縮することはできるが、メモリ
制御回路をバンクと同じ数だけ用意しなければならない
ためにコストがかかり、装置白体のサイズも大きくなる
という欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除表すべくな
されたもので、低コス１・で、装置を大型化することな
く、メモリアクセスを高速化することができる，情報処
理装置の提供を１１的とする。

発明の構成 本発明による情報処理装置は、複数のバンクからなる第
１のブロックと、前記複数のバンク各々の次バンク番号
のバンクからなる第２のブロックと、前記第１および前
記第２のブロック夫々にχ・１応して設けられ、前記第
１および前記第２のブロック内のバンクへのアクセスを
制御する第１および第２の制御手段と、現在アクセスさ
れている前記第１のブロック内のバンクの次にアクセス
される前記第２のブロック内のバンクが現ｒ「アクセス
されている前記第１のブロック内のバンクの前段のバン
クか後段のバンクかを指示する指示情報を保持する保持
手段とを何し、前記保１７手段に保１！ｉされた前記指
示悄報に応じて前記第２の制ｆａｉｌ下段により前記第
２のブロック内のバンクをアクテｆブとするようにした
ことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

ｆｆｉｌ図は本発明の一実施例を示すブロック図である
。図において、演算処理装置１はメモリ制御回／８２．
３に接続され、アドレス信号や、メモリ制御信号等の出
力を行う。

調停回路４は演算処理装置１と、メモリ制御回路２，３
とに接続され、演算処理装置１からのアドレス信号を人
力として、メモリアクセス制御のための調停を行い、制
御信号をメモリ制御回路２，３に夫々出・力する。

調１￥−回路４内にはフラグ４１が設けられ、このフラ
グ４１の内容は高いアドレスを有するバンクをアクティ
ブにするか、あるいは低いアドレスを有ずるバンクをア
クティブにするかを示しており、図示せぬキーボートか
らのコマンド人力やソフトウエアによって変更可能とな
っている。

メモリ制御回路２．３は各々アドレスデコーダ２１．３
１と、シーケンサ２２．３２と、ＲＡＳ−ＣＡＳ（Ｒｏ
ｗ＾ｄｄｒａｓｓ　ｓｉｇｎａｌ　＃　Ｃｏｌｕｎｎ　
ＡｄｄｒｅｓｓＳｉｇｎａｌ）生成回路２３．３３とを
含んで構成される。

アドレスデコーダ２１．３１は演算処理装置１と接続さ
れ、アドレス信号の変換を行う同路である。

シーケンサ２２．３２は演算処即装置１と，７４停回路
４とアドレスデコーダ２１．３１とニ夫々接続され、演
算処理装置１からのメモリ制御信号と、調停同路４から
の制御信号と、アドレスデコーダ２１．３１で変換され
たアドレス信号とを人力として、ＲＡＳ−ＣＡＳタイミ
ングの牛成等を行い、ＲＡＳ　−　ＣＡＳ信号を発生す
るための県本信号をＲＡＳ−ＣＡＳ生戊回路２３．３３
に出刀する。

ＲＡＳ−ＣＡＳ生成同路２３．３３はシーケンサ２２．
３２からの基本信号によりＲＡＳ−ＣＡＳ信号を生或し
てメモリ５に出力する。

メモリ５は＃ｒ｝〜＃５までの６個のバンク５１〜５６
に分割されている。６個のバノク５１〜５６は２つのブ
ロック５ａ，５ｂに分けられ、バンク＃０．＃２．＃４
はブロック５ａに属し、バンク＃１，＃３，＃５はブロ
ック５ｂに属している。

各々のバンク５１〜５６は数ｋバイト単位のページから
構或され、バンク＃０の中のあるページをｎページとす
ると、ｎページの中の最高位アドレスの次のアドレスか
ら始まるページ、すなわちｎ　＋　ｌページはバンク＃
１に属している。

同奢ｌに、ｎ＋２ページはバンク＃２に、ｎ＋３ページ
はバンク＃３Ｉこ、ｎ＋４ページはバンク＃４に、ｎ＋
５ページはバンク＃５に、ｎ＋６ページはバンク＃０に
夫々含まれる。

また、バンク＃０のｎページの中の最低位アドレスの前
のアドレスで終わるページ、すなわちｎ−１ページはバ
ンク＃５に属している。

同｛ｌに、ｎ〜２ページはバンク＃４に、ｎ−３ページ
はバンク＃３に、ｎ−４ページはバンク＃２に、ｎ−５
ページはバンク＃１に、ｎ−６ペジはバンク＃０に夫々
含まれる。

ブロック５ａはメモリ制御回路２によってｎｉｌ　ＤＩ
され、ブロック５ｂはメモリ制御目路３によって制御さ
れ、これらメモリ制御回路２，３のアドレスデコーダ２
１．３１において変換されたアドレスｌＭ号がメモリ５
に出力される。

演算処理装置１とメモリ５とはデータパスＩｎ（１を通
して接続されている。

次に、第１図を用いて本発明の一丈施例の動作について
説明する。

演算処理装置１はメモリ制御回路２．３に読取り命令（
または書込み命令）を出カずると同１１，１に、メモリ
アドレスをメモリ１ｔｌｆ３１１回路２．３およびＪ！
１停回路４に供給する。

調停回路４は入力されたアドレスがメモリ５の中のどの
ブロック５ａ．５ｂの、どのバンク＃０〜＃５の、どの
ページにあるものかを認識し、アクセスされるブロック
とは異なるブロック５ａ，５ｂの中のどのバンク＃０〜
＃５の、どのページをアクティブにするかをメモリ制御
同路２，３に指定する。

ずなわち、バンク＃０の中のｎページがアクセスされる
時には、調停回路４のフラグ４１に“０“が設定されて
いれば、調停回路４からメモリ制御回路３にｎ＋ｌペー
ジを有するバンク＃１をアクテ，ｆブにするように命令
が出力される。

メモリ制御回路２はバンク＃０のｎページに読取り信号
（または書込み信号）と、”ｒドレス信号とを出力し、
メモリｎ；リ御回路３はバンク＃１をアクティブにする
。

また、調停同路４のフラグ４１に″１”が設定されてい
れば、調停回路４からメモリ制御回路３にｎ−１ページ
を有するバンク＃５をアクティブにするように命令が出
力される。

メモリ制御回路２はバンク＃〔〕のｎページに読取り信
号（または書込み信号）と、アドレス信号とを１１ｊ力
し、メモリ制御回路３はバンク＃５をアクティブにする
。

読取り命令の場合には、ｎページの指定されたアドレス
に格納されたデータがデータバスｌ００を通し゛Ｃ演算
処理装置１へ転送され、書込み命令の場合には、演算処
理装置１から出力されたデータがデータバス１００を通
してメモリ５−＼転送され、該データがｎページの指定
されたアドレスに格納される。

次に、ｎ千１ページに対してアクセスがあった場合には
、調停同路４のフラグ４１に“０”が設定されていれば
、調停回路４からメモリ制御目路２にバンク＃２をアク
ティブにするように命令が出力され、調停回路４のフラ
グ４１に“１”が設定されていれば、調停回路４からメ
モリ制御四路２にバンク＃０をアクティブにするように
命令が出力される。

このように、メモリ５のバンク＃１〕〜＃５を１ｑ数の
ブロック５ａ，５ｂに分け、ブロック５ａ，５ｂ単位に
メモリ制御回路２，３を用意し、調Ｉｓ＜回路４の７ラ
グ４１の内容に応じてアクセスされているバンク以外の
バンクで、次にアクセスされる可能性の高いバンクをア
クティブにするようにメモリ制御回路２．３によって制
御することにより、メモリアクセス時にインアクテｆブ
とｔ＝っでいるバンクをアクティブにする時間を削減す
ることができる。

よって、メモリｆｌｉｌ御回路２，３をバンク３　’／
に対応して設ける必要がなくなるので、低コストで、装
置口体を大型化することなく、メモリアクセスを高速化
することができる。

なお、本発明の一実施例はバンク＃０〜＃５やブロック
５ａ，５ｂの数によって制限されたり、ページ化インタ
リーブか否かによって制限されるものではない また、本実施例では調停回路４が演算処理装置１に接続
されているが、調停回路４をメモリ制御回路２．３のみ
に接続し、演算処理装置１から出力されたアドレスを、
メモリ制御目路２．３の中のアドレスデコーダ２１．３
１に入力されるアドレスを調停回路４によりモニタする
ことによって得るという方法も可能であり、これらに限
定されない。

発明の効果 以上説明したように本発明によれば、複数のバンクから
なる第１のブロックと、この複数のバンク各々の次バン
ク番号のバンクからなる第２のブロックとにメモリのバ
ンクを分け、現在アクセスされている第１のブロック内
のバンクの次にアクセスされる第２のブロック内のバン
クが現在アクセスされている第１のブロック内のバンク
の前段のバンクか後段のバンクかを指示する指示情報に
応じて第２のブロック内のバンクをアクティブとするよ
うにすることによって、低コストで、装置を大型化する
ことなく、メモリアクセスを高速化することができろと
いう効果がある。

【図面の簡単な説明】

ｆｔ５１図は本発明の一実施例の｛１１成を示すブロッ
ク図である。 主要部分の符号の説明 ２．３・・・・・・メモリ制御回路 ４・・・・・・調停回路 ５・・・・・・メモリ ５ａ，５ｂ・・・・・・ブロック ４１・・・・・・フラグ ５１〜５６・・・・・・バンク

Claims (1)

【特許請求の範囲】
1. （１）複数のバンクからなる第１のブロックと、前記複
   数のバンク各々の次バンク番号のバンクからなる第２の
   ブロックと、前記第１および前記第２のブロック夫々に
   対応して設けられ、前記第１および前記第２のブロック
   内のバンクへのアクセスを制御する第１および第２の制
   御手段と、現在アクセスされている前記第１のブロック
   内のバンクの次にアクセスされる前記第２のブロック内
   のバンクが現在アクセスされている前記第１のブロック
   内のバンクの前段のバンクか後段のバンクかを指示する
   指示情報を保持する保持手段とを有し、前記保持手段に
   保持された前記指示情報に応じて前記第２の制御手段に
   より前記第２のブロック内のバンクをアクティブとする
   ようにしたことを特徴とする情報処理装置。