JP2586074B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2586074B2 JP2586074B2 JP62310570A JP31057087A JP2586074B2 JP 2586074 B2 JP2586074 B2 JP 2586074B2 JP 62310570 A JP62310570 A JP 62310570A JP 31057087 A JP31057087 A JP 31057087A JP 2586074 B2 JP2586074 B2 JP 2586074B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばディジタル映像信号の処理を行うデ
ータ処理装置に関する。
ータ処理装置に関する。
本発明はデータ処理装置に関し、メモリから読み出さ
れた画像データから、プロセッサが画像処理を担当する
担当領域のアドレスとその周囲の領域を示す周辺領域の
アドレスとに一致する画像データのみを取り込んで、画
像処理を施すことにより、簡単な構成でメインメモリの
任意のデータ及びその周囲のデータを所定のプロセッサ
に振り分けて処理することができるようにするものであ
る。
れた画像データから、プロセッサが画像処理を担当する
担当領域のアドレスとその周囲の領域を示す周辺領域の
アドレスとに一致する画像データのみを取り込んで、画
像処理を施すことにより、簡単な構成でメインメモリの
任意のデータ及びその周囲のデータを所定のプロセッサ
に振り分けて処理することができるようにするものであ
る。
例えばディジタル映像信号の処理を行う場合に、処理
を実時間等の高速で行うためには、処理を行うプロセッ
サを複数設けて、映像信号を所定の範囲ごとに分割して
並列に処理することが実施されている。
を実時間等の高速で行うためには、処理を行うプロセッ
サを複数設けて、映像信号を所定の範囲ごとに分割して
並列に処理することが実施されている。
一方例えばディジタル映像信号の処理を行う場合に、
第４図に示すように処理される任意のデータ（斜線図
示）に対してその周囲のデータも必要とされる場合があ
る。
第４図に示すように処理される任意のデータ（斜線図
示）に対してその周囲のデータも必要とされる場合があ
る。
そこで上述の分割して処理を行う場合には、例えば第
５図に太線で示す各範囲のデータに対して、それぞ細
線、破線、一点鎖線、二点鎖線で示す範囲のデータをプ
ロセッサに供給して処理を行うことになる。
５図に太線で示す各範囲のデータに対して、それぞ細
線、破線、一点鎖線、二点鎖線で示す範囲のデータをプ
ロセッサに供給して処理を行うことになる。
ところが上述のようなデータの供給を行う場合に、従
来は処理される範囲ごとに上述の細線等のデータの供給
される範囲が求められ、この細線等の範囲のデータが順
番にプロセッサへ供給されるようになっていた。このた
め細線等の範囲を求める演算が必要となり、また処理さ
れる範囲の境界の近傍では同じデータが繰り返し各プロ
セッサに供給されるために効率が悪く、処理の高速化の
障害になるおそれがあった。
来は処理される範囲ごとに上述の細線等のデータの供給
される範囲が求められ、この細線等の範囲のデータが順
番にプロセッサへ供給されるようになっていた。このた
め細線等の範囲を求める演算が必要となり、また処理さ
れる範囲の境界の近傍では同じデータが繰り返し各プロ
セッサに供給されるために効率が悪く、処理の高速化の
障害になるおそれがあった。
この出願はこれらの問題点を一掃したデータ処理装置
を提案するものである。
を提案するものである。
本発明は、メモリ（１）に記憶された多次元画像デー
タを領域分割して、該領域分割された上記画像データに
対して夫々画像処理を施す複数のプロセッサ（（2a）
（2b）（2c）‥‥）を有したデータ処理装置において、
上記プロセッサは、上記メモリから読み出された画像デ
ータから、該プロセッサが画像処理を担当する担当領域
のアドレス（バス（31）〜（34））と該担当領域の周囲
の領域を示す周辺領域のアドレスとに一致（比較器（2
1）〜（24））する画像データのみを取り込んで、該取
り込んだデータに対して上記画像処理を施すことを特徴
とするデータ処理装置である。
タを領域分割して、該領域分割された上記画像データに
対して夫々画像処理を施す複数のプロセッサ（（2a）
（2b）（2c）‥‥）を有したデータ処理装置において、
上記プロセッサは、上記メモリから読み出された画像デ
ータから、該プロセッサが画像処理を担当する担当領域
のアドレス（バス（31）〜（34））と該担当領域の周囲
の領域を示す周辺領域のアドレスとに一致（比較器（2
1）〜（24））する画像データのみを取り込んで、該取
り込んだデータに対して上記画像処理を施すことを特徴
とするデータ処理装置である。
これによれば、極めて簡単な構成で必要なデータの供
給が行われると共に、重複するデータを複数のプロセッ
サに同時に供給することができるので、極めて効率の良
いデータ処理を行うことができる。
給が行われると共に、重複するデータを複数のプロセッ
サに同時に供給することができるので、極めて効率の良
いデータ処理を行うことができる。
第１図において、（１）はメインメモリであって、こ
のメモリ（１）には例えば第２図Ａに示すように768×5
12データのディジタル映像信号が書込まれると共に、こ
のメモリ（１）のアドレスは同図Ｂに示すように映像信
号の領域（破線図示）の周囲に２アドレスずつが設けら
れて、Ｘ軸（０〜771）、Ｙ軸（０〜515）の２次元で構
成されている。
のメモリ（１）には例えば第２図Ａに示すように768×5
12データのディジタル映像信号が書込まれると共に、こ
のメモリ（１）のアドレスは同図Ｂに示すように映像信
号の領域（破線図示）の周囲に２アドレスずつが設けら
れて、Ｘ軸（０〜771）、Ｙ軸（０〜515）の２次元で構
成されている。
また（2a）（2b）（2c）‥‥は複数のプロセッサであ
って、これらの各プロセッサ（2a）（2b）（2c）‥‥に
おいてはそれぞれ16×16データの処理が行われると共
に、この処理はそれぞれ周囲２データが必要とされるの
で、各プロセッサ（2a）（2b）（2c）‥‥に必要とされ
るデータは20×20データとされる。なお上述の映像信号
の全てを並列に処理する場合には、プロセッサの総数は
48×32＝1536個必要である。
って、これらの各プロセッサ（2a）（2b）（2c）‥‥に
おいてはそれぞれ16×16データの処理が行われると共
に、この処理はそれぞれ周囲２データが必要とされるの
で、各プロセッサ（2a）（2b）（2c）‥‥に必要とされ
るデータは20×20データとされる。なお上述の映像信号
の全てを並列に処理する場合には、プロセッサの総数は
48×32＝1536個必要である。
さらに（31）（32）（33）（34）はアドレスバスであ
って、X,Y軸それぞれ10ビットのアドレスが供給され
る。なお図では説明のためＸ軸の上位６ビット（31）、
Ｘ軸の下位４ビット（32）、Ｙ軸の上位６ビット（3
3）、Ｙ軸の下位４ビット（34）を分けて示してある。
このアドレスバス（31）〜（34）がそれぞれメインメモ
リ（１）及びプロセッサ（2a）（2b）（2c）‥‥に接続
される。
って、X,Y軸それぞれ10ビットのアドレスが供給され
る。なお図では説明のためＸ軸の上位６ビット（31）、
Ｘ軸の下位４ビット（32）、Ｙ軸の上位６ビット（3
3）、Ｙ軸の下位４ビット（34）を分けて示してある。
このアドレスバス（31）〜（34）がそれぞれメインメモ
リ（１）及びプロセッサ（2a）（2b）（2c）‥‥に接続
される。
さらに（４）はデータバスであって、メインメモリ
（１）とプロセッサ（2a）（2b）（2c）‥‥間のデータ
の伝送が行われる。
（１）とプロセッサ（2a）（2b）（2c）‥‥間のデータ
の伝送が行われる。
そしてさらにこの図において、各プロセッサ（2a）
（2b）（2c）‥‥の具体的な回路が図中のプロセッサ
（2a）に示すように構成されている。すなわちプロセッ
サ（2a）はＸ軸でｉ番目、Ｙ軸でｊ番目の範囲を担当す
るものであって、ここでアドレスバス（31）のアドレス
が比較器（21）（22）に供給されてそれぞれｉ、ｉ＋１
と比較される。またアドレスバス（33）のアドレスが比
較器（23）（24）に供給されてそれぞれｊ、ｊ＋１と比
較される。そしてそれぞれ一致したときに“1"となる信
号が発生され、比較器（21）（22）からの信号がオア回
路（25）に供給され、比較器（23）（24）からの信号が
オア回路（26）に供給される。さらにこのオア回路（2
5）（26）のオア出力がナンド回路（27）に供給され、
このナンド出力がデータ処理部（28）の書込制御端子WE
に供給される。
（2b）（2c）‥‥の具体的な回路が図中のプロセッサ
（2a）に示すように構成されている。すなわちプロセッ
サ（2a）はＸ軸でｉ番目、Ｙ軸でｊ番目の範囲を担当す
るものであって、ここでアドレスバス（31）のアドレス
が比較器（21）（22）に供給されてそれぞれｉ、ｉ＋１
と比較される。またアドレスバス（33）のアドレスが比
較器（23）（24）に供給されてそれぞれｊ、ｊ＋１と比
較される。そしてそれぞれ一致したときに“1"となる信
号が発生され、比較器（21）（22）からの信号がオア回
路（25）に供給され、比較器（23）（24）からの信号が
オア回路（26）に供給される。さらにこのオア回路（2
5）（26）のオア出力がナンド回路（27）に供給され、
このナンド出力がデータ処理部（28）の書込制御端子WE
に供給される。
またアドレスバス（32）（34）のアドレスと比較器
（22）（24）からの信号とがデータ処理部（28）のアド
レス入力に供給される。
（22）（24）からの信号とがデータ処理部（28）のアド
レス入力に供給される。
さらにデータバス（４）はデータ処理部（28）に接続
されている。
されている。
従ってこの装置において、オア回路（25）（26）から
はそれぞれアドレス（X,Y）が 16iＸ16（ｉ＋１） 16jＹ16（ｊ＋１） の期間に“1"が出力され、これらが一致する範囲で書込
制御信号が、“0"（アクティブ）になる。これによって
アドレス（X,Y）が 16iＸ16（ｉ＋１）＋３ 16jＹ16（ｊ＋１）＋３ のデータを処理部（28）のアドレス（x,y） ０ｘ19 ０ｙ19 に書込むことができる。なおi,jは ０ｉ47 ０ｊ31 である。
はそれぞれアドレス（X,Y）が 16iＸ16（ｉ＋１） 16jＹ16（ｊ＋１） の期間に“1"が出力され、これらが一致する範囲で書込
制御信号が、“0"（アクティブ）になる。これによって
アドレス（X,Y）が 16iＸ16（ｉ＋１）＋３ 16jＹ16（ｊ＋１）＋３ のデータを処理部（28）のアドレス（x,y） ０ｘ19 ０ｙ19 に書込むことができる。なおi,jは ０ｉ47 ０ｊ31 である。
すなわちこの装置において、第３図に示すように例え
ば｛ｉ＝0,j＝０｝のプロセッサにおいては、アドレス
（0,0）から（20,20）の範囲が書込まれることによっ
て、（2,2）から（18,18）の16×16データの周囲に２デ
ータの付加されたデータが書込まれる。また｛ｉ＝1,j
＝０｝のプロセッサにおいては、アドレス（16,0）から
（36,20）の範囲が書込まれることによって、（18,2）
から（34,18）の16×16データの周囲に２データの付加
されたデータ書込まれ、以下同様にして、それぞれ16×
16データの周囲に２データの付加されたデータが各プロ
セッサに書込まれる。
ば｛ｉ＝0,j＝０｝のプロセッサにおいては、アドレス
（0,0）から（20,20）の範囲が書込まれることによっ
て、（2,2）から（18,18）の16×16データの周囲に２デ
ータの付加されたデータが書込まれる。また｛ｉ＝1,j
＝０｝のプロセッサにおいては、アドレス（16,0）から
（36,20）の範囲が書込まれることによって、（18,2）
から（34,18）の16×16データの周囲に２データの付加
されたデータ書込まれ、以下同様にして、それぞれ16×
16データの周囲に２データの付加されたデータが各プロ
セッサに書込まれる。
さらにこの装置において、アドレスを１通り出す（順
番任意）ことにより、アドレス（16,0）から（20,20）
等の周囲の２データに含まれる範囲のデータは｛ｉ＝0,
j＝０｝と｛ｉ＝1,j＝０｝等の複数のプロセッサに同時
に書込まれ、これらのデータを繰り返し各プロセッサに
供給する必要がなく、極めて効率の良いデータ処理を行
うことができる。
番任意）ことにより、アドレス（16,0）から（20,20）
等の周囲の２データに含まれる範囲のデータは｛ｉ＝0,
j＝０｝と｛ｉ＝1,j＝０｝等の複数のプロセッサに同時
に書込まれ、これらのデータを繰り返し各プロセッサに
供給する必要がなく、極めて効率の良いデータ処理を行
うことができる。
こうして上述の装置によれば、極めて簡単な構成で必
要なデータの供給が行われると共に重複するデータを複
数のプロセッサに同時に供給することができるので、極
めて効率の良いデータ処理を行うことができる。
要なデータの供給が行われると共に重複するデータを複
数のプロセッサに同時に供給することができるので、極
めて効率の良いデータ処理を行うことができる。
なお各プロセッサの書込制御信号は、アドレスの無い
部分で形成されていても問題はない。
部分で形成されていても問題はない。
また上述の装置の具体的なアドレスの数値は他の数値
を用いることもできる。
を用いることもできる。
この発明によれば、極めて簡単な構成で必要なデータ
の供給が行われると共に重複するデータを複数のプロセ
ッサに同時に供給することができるので、極めて効率の
良いデータ処理を行うことができるようになった。
の供給が行われると共に重複するデータを複数のプロセ
ッサに同時に供給することができるので、極めて効率の
良いデータ処理を行うことができるようになった。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図、第５図は従来技術の説明のた
めの図である。 （１）はメインメモリ、（2a）（2b）（2c）‥‥はプロ
セッサ、（４）はデータバス、（21）〜（24）は比較
器、（25）（26）はオア回路、（27）はナンド回路、
（28）はデータ処理部、（31）〜（34）はアドレスバス
である。
説明のための図、第４図、第５図は従来技術の説明のた
めの図である。 （１）はメインメモリ、（2a）（2b）（2c）‥‥はプロ
セッサ、（４）はデータバス、（21）〜（24）は比較
器、（25）（26）はオア回路、（27）はナンド回路、
（28）はデータ処理部、（31）〜（34）はアドレスバス
である。
Claims (1)
- 【請求項１】メモリに記憶された多次元画像データを領
域分割して、該領域分割された上記画像データに対して
夫々画像処理を施す複数のプロセッサを有したデータ処
理装置において、 上記プロセッサは、 上記メモリから読み出された画像データから、該プロセ
ッサが画像処理を担当する担当領域のアドレスと該担当
領域の周囲の領域を示す周辺領域のアドレスとに一致す
る画像データのみを取り込んで、該取り込んだデータに
対して上記画像処理を施す ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310570A JP2586074B2 (ja) | 1987-12-08 | 1987-12-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310570A JP2586074B2 (ja) | 1987-12-08 | 1987-12-08 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01150961A JPH01150961A (ja) | 1989-06-13 |
| JP2586074B2 true JP2586074B2 (ja) | 1997-02-26 |
Family
ID=18006830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310570A Expired - Fee Related JP2586074B2 (ja) | 1987-12-08 | 1987-12-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586074B2 (ja) |
-
1987
- 1987-12-08 JP JP62310570A patent/JP2586074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01150961A (ja) | 1989-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |