JPH01150961A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばディジクル映像信号の処理を行うデー
タ処理装置に関する。

〔発明の概要〕

本発明はデータ処理装置に関し、アドレスの下位をプロ
セッサアドレスととし、上位を判別して書込制御を行う
ことにより、簡単な構成でメインメモリの任意のデータ
及びその周囲のデータを所定のプロセッサに振り分けて
処理することができるようにするものである。

〔従来の技術〕

例えばディジタル映像信号の処理を行う場合に、処理を
実時間等の高速で行うためには、処理を行うプロセッサ
を複数設けて、映像信号を所定の範囲ごとに分割して並
列に処理することが実施されている。

一方例えばディジタル映像信号の処理を行う場合に、第
４図に示すように処理される任意のデータ（斜線図示）
に対してその周囲のデータも必要とされる場合がある。

そこで上述の分割して処理を行う場合には、例えば第５
図に太線で示す各範囲のデータに対して、それぞれ細線
、破線、−点鎖線、二点鎖線で示す範囲のデータをプロ
セッサに供給して処理を行うことになる。

〔発明が解決しようとする問題点〕

ところが上述のようなデータの供給を行う場合に、従来
は処理される範囲ごとに上述の細線等のデータの供給さ
れる範囲が求められ、この細線等の範囲のデータが順番
にプロセッサへ供給されるようになっていた。このため
細線等の範囲を求める演算が必要となり、また処理され
る範囲の境界の近傍では同じデータが繰り返し各プロセ
ッサに供給されるために効率が悪く、処理の高速化の障
害になるおそれがあった。

この出願はこれらの問題点を一掃したデータ処理装置を
提案するものである。

〔問題点を解決するための手段〕

本発明は、多次元のアドレス（バス（３１）〜（３４）
）で構成されるデータから任意のデータ及びその周囲の
データを用いて処理を行うプロセッサ（（２ａ）（２ｂ
）　（２Ｃ）・・・・）が複数段けられ、上記多次元の
アドレスで構成されるメインメモリ（１）の上記データ
を上記複数のプロセッサに振り分けて処理を行うに当り
、上記多次元のアドレスのそれぞれ所定の下位のアドレ
スを上記複数のプロセッサのアドレス入力とすると共に
、上記多次元のアドレスのそれぞれ所定の上位のアドレ
スを判別（比較器（２１）〜（２４＞）　　して上記複
数のプロセッサの書込制御を行うようにしたことを特徴
とするデータ処理装置である。

〔作用〕

これによれば、極めて簡単な構成で必要なデータの供給
が行われると共に、重複するデータを複数のプロセッサ
に同時に供給することができるので、極めて効率の良い
データ処理を行うことができる。

〔実施例〕

第１図において、（１）はメインメモリであって、この
メモリ（１）には例えば第２図へに示すように７６８　
Ｘ５１２データのディジタル映像信号が書込まれると共
に、このメモリ（１）のアドレスは同図已に示すように
映像信号の領域（破線図示）の周囲に２アドレスずつが
設けられて、Ｘ軸（０〜７７１）、Ｙ軸（０〜５１５）
の２次元で構成されている。

また（２ａ）　（２ｂ）　（２ｃ）・・・・は複数のプ
ロセッサであって、これらの各プロセッサ（２ａ）　（
２ｂ）　（２Ｃ）・・・・においてはそれぞれ１６Ｘ１
６デークの処理が行われると共に、この処理はそれぞれ
周囲２データが必要とされるので、各プロセッサ（２ａ
）　（２ｂ）　＜２ｃ）・・・・に必要とされるデータ
は２０Ｘ２０データとされる。なお上述の映像信号の全
てを並列に処理する場合には、プロセッサの総数は４８
　Ｘ３２　＝１５３６個必要である。

さらに（３１）　（３２）　（３３）　（３４）はアド
レスバスであって、Ｘ、Ｙ軸それぞれ１０ビツトのアド
レスが供給される。なお図では説明のためＸ軸の上位６
ビノ）（３１）、Ｘ軸（７）下位４ヒツト（３２）、Ｙ
軸ノ上位６ビツト（３３）、Ｙ軸の下位４ビツト（３４
）を分けて示しである。このアドレスバス（３１）〜（
３４）がそれぞれメインメモリ（１）及びプロセッサ（
２ａ）　（２ｂ）　（２−ｃ）・・・・に接続される。

さらに（４）はデータバスであって、メインメモリ（１
）とプロセッサ（２ａ）　（２ｂ）　（２Ｃ）・・・・
間のデータの伝送が行われる。

そしてさらにこの図において、各プロセッサ（２ａ）　
（２ｂ）　（２ｃ）・・・・の具体的な回路が図中のプ
ロセッサ（２ａ）に示すように構成されている。すなわ
ちプロセッサ（２ａ）はＸ軸で１番目、Ｙ軸で３番目の
範囲を担当するものであって、ここでアドレスバス（３
１）のアドレスが比較器（２１）　（２２＞に供給され
てそれぞれｉＳ　ｉ＋ｌと比較される。またアドレスバ
ス（３３）のアドレスが比較器（２３）　（２４）に供
給されてそれぞれｊＸ　ｊ＋１と比較される。そしてそ
れぞれ一致したときに”１”となる信号が発生され、比
較器（２１）　（２２）からの信号がオア回路（２５）
に供給され、比較器（２３）　（２４）からの信号がオ
ア回路（２６）に供給される。さらにこのオア回路（２
５＞　（２６）のオア出力がナンド回路（２７）に供給
され、このナンド出力がデータ処理部（２８）の書込制
御端子ＷＥに供給される。

またアドレスバス（３２）　（３４）のアドレスと比較
器（２２）　（２４）からの信号とがデータ処理部（２
８）のアドレス入力に供給される。

さらにデータバス（４）はデータ処理部（２８）に接続
されている。

従ってこの装置において、オア回路（２５）　（２６）
からはそれぞれアドレス（Ｘ、Ｙ）が １６】≦Ｘ≦１６（ｉ＋１） １６ｊ≦Ｙ≦１６（ｊ＋１） の期間に“１″が出力され、これらが一致する範囲で書
込制御信号が、“”Ｏ”（アクティブ）になる。

これによってアドレス（Ｘ、Ｙ）が １６ｉ≦Ｘ≦１６（ｉ＋１）＋３ １６　ｊ≦Ｙ≦１６（ｊ＋１）＋３ のデータを処理部（２８）のアドレス（ｘ、ｙ）Ｏ≦Ｘ
≦１９ ０≦ｙ≦１９ に書込むことができる。なおｉ、ｊは ０≦１≦４７ ０≦ｊ≦３１ である。

すなわちこの装置において、第３図に示すように例えば
（ｉ＝０．ｊ＝、０）のプロセッサにおいては、アドレ
ス（０，Ｏ）　　から（２０，２０）の範囲が書込まれ
ることによって、（２，２）から（１８，１８）の１６
Ｘ１６データの周囲に２データの付加されたデータが書
込まれる。また（ｉ＝１．ｊ＝ｏ）のプロセッサにおい
ては、アドレス（１６，０）　　から（３６，２０）の
範囲が書込まれることによって、（１８，２）　　から
（３４，１８）の１６Ｘ１６デークの周囲に２データの
付加されたデータ書込まれ、以下同様にして、それぞれ
１６Ｘ１６データの周囲に２データの付加されたデータ
が各プロセッサに書込まれる。

さらにこの装置において、アドレスを１通り出す（順番
任意）ことにより、アドレス（１６，Ｏ）　　から（２
０，２０）等の周囲の２データに含まれる範囲のデータ
は（ｉ＝０．　　ｊ＝ｏ）と（ｉ＝１．ｊ＝０）等の複
数のプロセッサに同時に書込まれ、これらのデータを繰
り返し各プロセッサに供給する必要がなく、極めて効率
の良いデータ処理を行うことができる。

こうして上述の装置によれば、極めて簡単な構成で必要
なデータの供給が行われると共に重複するデータを複数
のプロセッサに同時に供給することができるので、極め
て効率の良いデータ処理を行うことができる。

なお各プロセセッサの書込制御信号は、アドレスの無い
部分で形成されていても問題はない。

また上述の装置の具体的なアドレスの数値は他の数値を
用いることもできる。

〔発明の効果〕

この発明によれば、極めて簡単な構成で必要なデータの
供給が行われると共に重複するデータを複数のプロセッ
サに同時に供給することができるので、極めて効率の良
いデータ処理を行うことができるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図、第５図は従来技術の説明のた
めの図である。 （１）はメインメモリ、（２ａ）　（２ｂ）　（２ｃ）
　”　・・はプロセッサ、（４）はデータバス、（２１
）〜（２４）は比較器、（２５）　（２６）はオア回路
、（２７）はナンド回路、（２８）はデータ処理部、（
３１）〜（３４）はアドレスバスである。 代　　理　　人　　　　　伊　　藤　　　　　頁間　　
　　　　　　松　　隈　　秀　　盛第　５　図

Claims (1)

1. 【特許請求の範囲】 多次元のアドレスで構成されるデータから任意のデータ
   及びその周囲のデータを用いて処理を行うプロセッサが
   複数設けられ、 上記多次元のアドレスで構成されるメインメモリの上記
   データを上記複数のプロセッサに振り分けて処理を行う
   に当り、 上記多次元のアドレスのそれぞれ所定の下位のアドレス
   を上記複数のプロセッサのアドレス入力とすると共に、 上記多次元のアドレスのそれぞれ所定の上位のアドレス
   を判別して上記複数のプロセッサの書込制御を行うよう
   にしたことを特徴とするデータ処理装置。