JPS62221745A - 論理回路シミユレ−シヨン方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の論理シミュレーション速度を高速化
する方法に係り、特にベクトル処理装置を用いた論理回
路シミュレーション方法に関する。

〔従来の技術〕

従来バク１−ル処理装置を用いた論理シミュレータとし
て、「情報処理学会　設計自動化研究会資料２５（設計
自動化２５−２．．１９８５年２月１９日）」の″バク
１〜ル泪算機による高速論理シミュレーション”がある
。このシミュレータは、高速化のために、ロード／スト
アの回数を減らすためにゲーｌ〜の統合化が行なわれて
いる。これは、処理数の削減のためになされるものであ
るが、個々のゲートのロード／ストアに関しては、配慮
されていなかった。

〔発明が解決しようどする問題点〕

上記従来技術は大量のベクトルデータの演算を高速に行
なうベクトル処理装置において、論理動作をシミュレ−
１−する場合、その高速性を引き出すためには、ムク１
〜ル処理の妨げとなる要因を取り除く必要がある。ベク
トル処理装置に演算をさせる場合演算の対象となるテー
クのレクー１く長は固定であることが望ましい３．これ
を論理シミュレ−ションのデータについて考えると、ゲ
ートの入出力ビン数を固定することが必要である。しか
し実際の１１１１路は一定の入力ピン数ではないので、
一定ピン数に調整する必要がある。

従って、存在しない入力ピンに対して仮想ゲートを作成
し、固定信号値を供給して被シミュレーション回路を前
処理した後に、ベクトル処理で、同時に複数のゲー１へ
の出力信号値を計算する時、同一ゲートがその入力信号
値を持つ時には、いずれか片方の出力信号値計算は、他
方が終わるまで待たされるという問題がある。本発明の
目的は、上記問題に対処して、処理装置の性能を最大限
に引出し、高速に論理シミュレーションを行なう論理回
路シミュレーション方法を提供することにある。

〔問題点を解決するための手段〕

上記目的は、同一アドレスのゲートの同時読出しを回避
ずべく、ゲートからゲートへと信号値を伝播するために
、ゲートの出力信号値の計算を、同一のゲートに対して
、入力信号値の読出しを行なわないように、読出される
ゲートの信号伝播売筋に行なう。すなオ）ち、信号伝播
光のゲート数だけ、信号伝播を行なうゲートを登録する
第」の登録手段を設け、ふたたび、第１の登録手段に登
録されたゲートの出力信号値を計算し、登録するための
第２の登録手段を設ける。すなわち信号伝播光のゲート
数だけ、１対１に対応した２面分の登録手段を設けるこ
とにより達成される。

〔作用〕

ゲートの信号伝播売筋にゲートをまとめて論理演算と信
号伝播するので、回−ゲートの出力信号を同時に参照す
る事がなく信号値読出し時の待ち状態を回避できる。

〔実施例〕

以下、本発明の一実施例をゲートの入力を３、出力先ゲ
ート数を２にした場合を例にとり説明する。

第１図は、本発明の一実施例の被シミュレーション回路
を示す回路図である。論理設計者がゲート１．１，１２
，１．３，１．４を使用し、実線で結んだ論理回路をシ
ミュレーションしようとすると、論理シミュレータでは
、設削者の論理回路に設計者のゲートに固定の信号値を
供給する固定出方ゲ−１−１５，１，６を各々の入力端
子にあわせて、破線のように結線し、設計者が作成した
ゲートに影響を与えない固定信号値を供給するゲートを
複数個追加し、論理シミュレーションを行なう。

第２図はプログラムで取扱うゲート２ｏの基本構成図で
ある。ゲート２０の左側は久方信号２２、右側は出力信
号２４を示す。入力は最大３人力、出力は最大２出力と
なるように対象となる論理回路を変換する。この時、３
人力に満たないゲートの時は固定信号値を供給するゲー
トを久方側に接続する。ゲート２０の機能はＡＮＤ、Ｏ
Ｒ，Ｆ、Ｆ。

（フリップフロップ）などである。

第３図はゲー１へ表現レコードでゲート１個の表現形式
を示した図である。

また、第４図は論理表現表で、シミュレーション対象論
理をゲート表現レコードの集合で表わした表である。第
３図において、３１はＡＮＤ、０Ｒ，Ｆ、Ｆ、（フリッ
プフロップ）などの論理機能部、３２は出力信号値で出
力端子に表われる０又は１がセラ１〜される出力信号値
部、３３は接続部で３４の入力素子アドレス部と３５の
出力伝播素子アドレス部の２つに分かれる。入力素子ア
ドレス部３４は、さらに３つの各入力端子単位にＦｊｌ
、Ｆｉ、２．Ｆｉ３で構成され、接続する論Ｊ！ｌ素子
のゲート表現レコードの行アドレスを格納している。同
様に出力伝播素子アドレス部３５も出力端子単位にＦｏ
ｌ、、ｌＦ’ｏ２で構成され、それぞれ出力信号値を伝
播する素子につながる行アドレスが格納されている。こ
こで行アドレスというのは主記憶上に展開された論理表
現表中のどこにそのゲートが存在しているかを示す主記
憶上のアドレスである。この行アドレスによって、ゲー
ト間の接続を行なっている。

第５図は、第：３図及び第４図で示す論理表現表を使い
、バク１−ル処理装置を用いて論理回路をシミュレーシ
ョンする時の動作例を示したフローチャートである。実
線は、処理の流れを、点線はデ−タの流れを示している
。素子ベクトル表５０には、すでに信号が印加されたゲ
ートの行アドレスが登録されている。ステップ５１−で
は、論理表視表の行アドレスで示された素子機能を取り
出す。

ステップ５２ではゲートの入力値を論理表視表に格納さ
れている入力素子アドレス部に従い取り出す。次に、ス
テップ５３で素子の機能と入力信号値により、論理演算
を行ない、出力値を得る。ステップ５４では出力値に変
化が有ったか無いかを判定する。出力値に変化が有れば
、処理はステップ５５．５６に移り、無ければ処理は終
了する。

ステップ５５では出力値伝播を行なうため、出力伝播素
子アドレスを読出し、素子ベクトル表５７に登録を行な
う。ステップ６は出力値を論理表視表にフィードバック
し、処理を終了する。素子バク１−ル表５０に素子アド
レスがなくなるまで一連のベクトル命令列で処理が行な
われる。次に素子ベクトル表５０と５７を取り替え、以
上の手順を素子バク１〜ル表５０と５７の双方の素子ベ
クトル表に登録がなくなるまでステップ５１以降の処理
を繰り返す。素子ベクトル表５０と５７は、出力端子単
位に２つずつ用意されており、出力端子Ｆｏ１を登録す
るものとＦｏ２を登録するものとに分かれており、全部
で４つのベクトル表がある。

すなわち、第５図で示した様に、素子バク１〜ル表を出
力端子数すなわち２面を対で４面設け、ステップ５１か
ら５６の一連の処理は各ベクトル表毎に分けて行なう。

従って第１図に示すゲート１３の論理演算の為の入力値
読出しくゲート１２の出力値読出し）と、ゲート１４の
論理演算の為の入力値読出しくゲート１２の出力値あ°
６出し）で待ち状態が生じることはない。

また、第１図は第６図で示す様に固定出力ゲーｌ〜の機
能は固定信号値の供給のためだけにあり、信号植種単位
に１つのゲートに圧縮することもできる。しかし、第１
図で示す様に作成すると、以下に述べるような効果が望
め、ベクトル処理装置の性能低下を抑えることができる
。

第１−図のゲートの素子機能がすべてＡＮＤである場合
、このゲートの演算結果に影響を与えない様な入力信号
値はＨｉ　ｇ　ｈレベルであり、固定出力ゲートは、唯
一つＨｉ　ｇ　Ｈレベルを出力するゲ−１−６５が、論
理回路中に生成されれば、論理シミュレータはシミュレ
ーションを行なうことができる。

第７図は第６図の被シミュレーション論理回路を論理表
視表として主記憶に作成した例を示す図である。第７図
の入力素子アドレス部のゼロアドレスは入力信号端子を
表わし、出力伝播素子アドレス部のゼロアドレスは出力
伝播素子が存在しないことを表わしている。ここでは行
アドレスａ２のＡＮＤゲート６２について第５図のフロ
ーチャー１〜に従い動作例を説明する。まずステップ５
１にて素子バク１−ル表５０から行アドレスａ２の素子
機能を取り出す。ステップ５２にてＦｉｌの行アドレス
ａ１の示すゲート６１の信号値Ｆｉ２の行アドレスｄの
示す固定出力ゲート６５の信号値及びＦｉ３の行アドレ
スｄの示す固定出力ゲート６５の信号値を読出す。次に
ステップ５３で論理演算を行ない、出力値を求める。ス
テップ５４にてＡＮＤゲート６２の出力信号変化があっ
た時にステップ５６にて出力値伝播のために、行アドレ
スａ２の出力伝播素子アドレスを素子ベクトル表５７に
登録し、ステップ５６にてＡＮＤゲート６２の出力信じ
一値を更新する。さらに、第１図に示す様に固定信号値
を供給するゲートを２個用意し、ゲート１２の固定出力
ゲートは各々異なるゲートを使用する。これによりゲー
ト１２の入力信号値読出し時の待ち状態を回避できる。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、ベクト
ル処理装置による論理回路シミュレータにおいて、同時
に同一アドレスへの読出しの発生を回避するので、論理
回路を高速にシミュレーションできるという効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の一実施例の被シミュレーション回路図
、第２図はゲートの基本構成を示す図、第３図はグー１
〜表現レコー１〜を示す図、第４図は論理表現を示す図
、第５図はシミュレーションの処理の流れを示すフロー
チャー１〜、第６図は従来技術を説明するための図、第
７図は第６図の論理表現を示す図である。 １１．１２，１３，１４・・・ゲート．１５．１６・・
・固定出力ゲート、６１，６２，６３，６４・・・ゲー
ト、６５・・・固定出力ゲート。 第　　１　図

Claims (1)

【特許請求の範囲】
1. １、論理回路の論理動作をシミュレートする論理シミュ
   レータにおいて、被シミュレーション回路を形成するゲ
   ートが予め定められたゲートの基本形式に一致する様に
   ゲートの入力信号数を合わせる処理を行なう第１のステ
   ップと、ゲートからゲートへと次々にゲートの出力信号
   値を伝播し、論理回路中の伝播する全ゲートを伝播する
   ゲートの伝播先単位に分割する第２のステップと、その
   分割したゲートの集合をまとめて出力信号値を計算する
   第３のステップを有することを特徴とする論理回路シミ
   ュレーション方法。