JPS60173483A - 論理回路シミュレーション装置 - Google Patents
論理回路シミュレーション装置Info
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- JPS60173483A JPS60173483A JP59028521A JP2852184A JPS60173483A JP S60173483 A JPS60173483 A JP S60173483A JP 59028521 A JP59028521 A JP 59028521A JP 2852184 A JP2852184 A JP 2852184A JP S60173483 A JPS60173483 A JP S60173483A
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- input signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＡＮＤゲートあるいはＯＲケ−１・などの基
本論理素子で構成される論理回路装置の論理シミュレー
ション方式に関する。
本論理素子で構成される論理回路装置の論理シミュレー
ション方式に関する。
従来、論理シミュレータには２つのタイプが存在してい
る。１つは汎用コンピュータ上に論理回路装置と等価な
論理回路モデルを形成し、プログラムにより前記論理回
路装置の動作を検証するソフトウェアシミュレータであ
り、他の１つは論理シミュレーション専用のハードウェ
ア装置を用意し、その上に前記論理回路モデルを形成し
、当該ハードウェアの並列動作により高速処理を行うハ
ードウェアシミュレータである。しかし、前者は論理回
路の規模が増大するに従い、汎用コンピュータ上の使用
メモリ量は増大し、処理速度が大幅に低下するという欠
点がある。また、後者はハードウェアで処理可能な論理
回路モデルを作成することが難しく、ソフトウェアシミ
ュレータと同等な動作をさせるためには、複雑な制御を
しなければならず、また、このために装置全体が大規模
で高価なものになるという欠点があった。
る。１つは汎用コンピュータ上に論理回路装置と等価な
論理回路モデルを形成し、プログラムにより前記論理回
路装置の動作を検証するソフトウェアシミュレータであ
り、他の１つは論理シミュレーション専用のハードウェ
ア装置を用意し、その上に前記論理回路モデルを形成し
、当該ハードウェアの並列動作により高速処理を行うハ
ードウェアシミュレータである。しかし、前者は論理回
路の規模が増大するに従い、汎用コンピュータ上の使用
メモリ量は増大し、処理速度が大幅に低下するという欠
点がある。また、後者はハードウェアで処理可能な論理
回路モデルを作成することが難しく、ソフトウェアシミ
ュレータと同等な動作をさせるためには、複雑な制御を
しなければならず、また、このために装置全体が大規模
で高価なものになるという欠点があった。
本発明の目的は、ソフトウェアシミュレータにおいて、
汎用コンピュータの使用するメモリ量を減少させ、かつ
、処理速度の向」二を図った論理シミュレーション方式
を提供することにある。
汎用コンピュータの使用するメモリ量を減少させ、かつ
、処理速度の向」二を図った論理シミュレーション方式
を提供することにある。
本発明の要点は、ラフ１〜ウニアシミコレータにおいて
、汎用コンピュータに論理素子並列シミュレーション装
置を接続し、汎用コンピューターにに形成される論理回
路モデルに含まれる基本素子属性情報とその入出力信号
値情報とを論理素子並列シミュレーション装置に持たせ
ることにより、コンピュータ上で前記シミュレータの使
用するメモリ量を減少させると共に、容易に並列処理が
可能な入力信号値書換え及び出力信号値のＭ４算を論理
素子並列シミュレーション装置で並列に高速に行うよう
にした点にある。
、汎用コンピュータに論理素子並列シミュレーション装
置を接続し、汎用コンピューターにに形成される論理回
路モデルに含まれる基本素子属性情報とその入出力信号
値情報とを論理素子並列シミュレーション装置に持たせ
ることにより、コンピュータ上で前記シミュレータの使
用するメモリ量を減少させると共に、容易に並列処理が
可能な入力信号値書換え及び出力信号値のＭ４算を論理
素子並列シミュレーション装置で並列に高速に行うよう
にした点にある。
第１図は論理シミュレーションの手順を示すフローチャ
ートである。図示するように、一般に論理シミュレーシ
ョンは、まず初期設定を行い（ステップ１）、次に信号
値ｉ−ｌ算処理フェーズを行い（ステップ２）、続いて
シミュレーション時刻更新を行い（ステップ３）、終了
時刻が到来したがいなかを判断しくステップ４）、終了
時刻が到来していなかったらイベント伝搬処理フェーズ
を行い（ステップ５）、前記信号値計算処理フェース（
ステップ２）から再び同じ処理を繰り返す。前記ステッ
プ４で、終了時刻が到来したら論理シミュレーションは
終了する。
ートである。図示するように、一般に論理シミュレーシ
ョンは、まず初期設定を行い（ステップ１）、次に信号
値ｉ−ｌ算処理フェーズを行い（ステップ２）、続いて
シミュレーション時刻更新を行い（ステップ３）、終了
時刻が到来したがいなかを判断しくステップ４）、終了
時刻が到来していなかったらイベント伝搬処理フェーズ
を行い（ステップ５）、前記信号値計算処理フェース（
ステップ２）から再び同じ処理を繰り返す。前記ステッ
プ４で、終了時刻が到来したら論理シミュレーションは
終了する。
ｌ記のように論理シミュレーションは、信号値計算処理
フェーズとイベント伝搬処理フェーズの２つのフェース
の繰り返し処理を行う。信号値処理フェーズでは、人力
信号変化情報を参照して入出力信号値情報上の入力信号
か変化した全グー（〜に対応する部分に入力信号値をセ
リトン、その入力信号値群から前記ゲートの新しい出力
信号値を３１等し、計算前の出力信号値と比較して変化
した場合、舷当ゲートの出ツノ信号変化情報（以下イベ
ントと呼ふ）を作成する。次のイベント伝搬処理フェー
ズでは、現シミュレーション時刻に処理すべきイベン１
〜を参照し、そのゲートの次に信号の伝１ｍする全ケー
ト（以下シンクゲートと呼ぶ）に２、トする入力信号変
化情報を作成する。ここで、イベントはグー１〜固有の
信号伝搬遅延（以下ディレィと呼ぶ）時間を持ち、シミ
ュレーション時間−にでこのティレイ時間後に伝搬する
必要がある。本発明では、論理素子並列シミュレーショ
ン装置に、」−記論理シミュレーションの２つのフェー
ズのうち、並列処理を行うのに適している信号値計算処
理フェーズ担当させる。
フェーズとイベント伝搬処理フェーズの２つのフェース
の繰り返し処理を行う。信号値処理フェーズでは、人力
信号変化情報を参照して入出力信号値情報上の入力信号
か変化した全グー（〜に対応する部分に入力信号値をセ
リトン、その入力信号値群から前記ゲートの新しい出力
信号値を３１等し、計算前の出力信号値と比較して変化
した場合、舷当ゲートの出ツノ信号変化情報（以下イベ
ントと呼ふ）を作成する。次のイベント伝搬処理フェー
ズでは、現シミュレーション時刻に処理すべきイベン１
〜を参照し、そのゲートの次に信号の伝１ｍする全ケー
ト（以下シンクゲートと呼ぶ）に２、トする入力信号変
化情報を作成する。ここで、イベントはグー１〜固有の
信号伝搬遅延（以下ディレィと呼ぶ）時間を持ち、シミ
ュレーション時間−にでこのティレイ時間後に伝搬する
必要がある。本発明では、論理素子並列シミュレーショ
ン装置に、」−記論理シミュレーションの２つのフェー
ズのうち、並列処理を行うのに適している信号値計算処
理フェーズ担当させる。
第２図は、本発明に係る論理シミュレーション方式の概
略構成を示すブロック図である。同図において、該論理
素子並列シミュレーション袋筒１１は、汎用コンピュー
タ１８に接続され、大量のデータを高速に転送可能なイ
ンタフェース２４を有し、汎用コンピュータ１８の指示
に従い動作する。２３は被シミュレーション論理回路モ
デルに与えられる外部入力信号情報を格納しているファ
イル（外部記憶装置）である。
略構成を示すブロック図である。同図において、該論理
素子並列シミュレーション袋筒１１は、汎用コンピュー
タ１８に接続され、大量のデータを高速に転送可能なイ
ンタフェース２４を有し、汎用コンピュータ１８の指示
に従い動作する。２３は被シミュレーション論理回路モ
デルに与えられる外部入力信号情報を格納しているファ
イル（外部記憶装置）である。
第３図は第２図の各部分を詳細にしたブロック図である
。同図に示す様に、論理素子並列シミュレーション装置
１１は、被シミュレーション論理回路装［ηの全ケート
属性情報を格納するゲートメモリ１２と、前記ゲートの
入力側、出力側の信号値情報を格納する信号値メモリ１
３と、σを用コンピュータ１８から受け取る入力信号変
化情報や出力信号計算後のイベン１へを一時的に格納し
ておくための人出カバッファ１７と、汎用コンピュータ
１８と前記人出カバッファ１７とのデータ授受を制御す
る入出力コントローラ１６と、前記人出カバッファ■７
の内容を参照しつつ対応する前記ゲートの入力信号値書
き換え及び出力値計算等を行なう複数個の演算プロセッ
サ１４と、前記？ｌｊｌ算プロセッサ１４の並列動作を
制御するコントロールプロセッサ１５とで構成される。
。同図に示す様に、論理素子並列シミュレーション装置
１１は、被シミュレーション論理回路装［ηの全ケート
属性情報を格納するゲートメモリ１２と、前記ゲートの
入力側、出力側の信号値情報を格納する信号値メモリ１
３と、σを用コンピュータ１８から受け取る入力信号変
化情報や出力信号計算後のイベン１へを一時的に格納し
ておくための人出カバッファ１７と、汎用コンピュータ
１８と前記人出カバッファ１７とのデータ授受を制御す
る入出力コントローラ１６と、前記人出カバッファ■７
の内容を参照しつつ対応する前記ゲートの入力信号値書
き換え及び出力値計算等を行なう複数個の演算プロセッ
サ１４と、前記？ｌｊｌ算プロセッサ１４の並列動作を
制御するコントロールプロセッサ１５とで構成される。
ゲートメモリ１２は、第４図に示すように該当ケー１〜
の種類（例えはＡＮＤ、ＯＲ等）４１、入力端子数４２
、ディレィ時間４３、信号値メモリ１３．１−、 （）
） （’Ｆｉ 号Ｊｉｆｆ格納領域７１１ｙス１１５．
汎用コンビコータ上に展開されているゲート間の接続情
報中の要素を示すケートアドレス４４等を格納する。
の種類（例えはＡＮＤ、ＯＲ等）４１、入力端子数４２
、ディレィ時間４３、信号値メモリ１３．１−、 （）
） （’Ｆｉ 号Ｊｉｆｆ格納領域７１１ｙス１１５．
汎用コンビコータ上に展開されているゲート間の接続情
報中の要素を示すケートアドレス４４等を格納する。
信号値メモリ１３には、例えば４値までのシミュレーシ
ョンを行える様にするため、第５図に示す様に該当する
ゲートの入出力端子ｊつに付き２ピノ１への信号値領域
か割り当てられ、そこに入出力信号値５１．５２を格納
する。ここで信号値メモリ１３は、書き換えを容易に行
える様に２ビツト毎にアドレス付けしている。汎用コン
ピュータ１８から論理素子並列シミュレーション装置１
１に送られて来る入力信号変化情報には、第６図に示す
様に入力の変化したゲートに対応するゲートメモリー１
−の要素を示すゲート番号６１、伝搬してきた入力信号
値６２、変化した端子の入力端子６３等が含まれている
。また本装置から汎用コンピュータに送出するイベン１
−には、第７図に示す様に出力の変化したゲー１−の出
力信号値７１、ディレィ時間７２、汎用コンピュータ１
８」−に展開されているグー１〜間の接続情報中の該当
要素を示す７１ヘレス７３等か含まれる。
ョンを行える様にするため、第５図に示す様に該当する
ゲートの入出力端子ｊつに付き２ピノ１への信号値領域
か割り当てられ、そこに入出力信号値５１．５２を格納
する。ここで信号値メモリ１３は、書き換えを容易に行
える様に２ビツト毎にアドレス付けしている。汎用コン
ピュータ１８から論理素子並列シミュレーション装置１
１に送られて来る入力信号変化情報には、第６図に示す
様に入力の変化したゲートに対応するゲートメモリー１
−の要素を示すゲート番号６１、伝搬してきた入力信号
値６２、変化した端子の入力端子６３等が含まれている
。また本装置から汎用コンピュータに送出するイベン１
−には、第７図に示す様に出力の変化したゲー１−の出
力信号値７１、ディレィ時間７２、汎用コンピュータ１
８」−に展開されているグー１〜間の接続情報中の該当
要素を示す７１ヘレス７３等か含まれる。
今、第８図（Ｅｌ）に示すゲートＧ１．〜Ｇ５で構成さ
れる論理回路をシミュレーションすることを考える。同
図（ｂ）、（ｃ ）、（ｄ ）はそれぞれ第８図（ａ）
に対する論理回路モデルであり、（ｂ）は汎用コンピュ
ータ＋ ８−Ｊ−、に展開されるグー１−間の接続情報
（回路接続情報）、（ｃ）は論理素子並列シミュレーシ
ョン装＠１１のゲートメモリ１２に展開される各ケー１
−の属性情報、（ｄ）は論理素子並列シミュレーション
装置１１の信号値メモリ１３に展開される入出力信号値
情報である。
れる論理回路をシミュレーションすることを考える。同
図（ｂ）、（ｃ ）、（ｄ ）はそれぞれ第８図（ａ）
に対する論理回路モデルであり、（ｂ）は汎用コンピュ
ータ＋ ８−Ｊ−、に展開されるグー１−間の接続情報
（回路接続情報）、（ｃ）は論理素子並列シミュレーシ
ョン装＠１１のゲートメモリ１２に展開される各ケー１
−の属性情報、（ｄ）は論理素子並列シミュレーション
装置１１の信号値メモリ１３に展開される入出力信号値
情報である。
第３図の汎用コンピュータ１８の内蔵するシミュレーシ
ョン制御プログラム２２が、外部記憶装置２３よりあら
かじめテストデータとして登録されている外部からの入
力信号変化情報を取り込み、回路接続情報】９Ｃすなわ
ち第８図（ｂ）のゲート間接続情報）を参照しつつ第８
図（ａ）の回路入力端子１〜１０のうち、端子１．２，
３，４，５゜７．９の７つの入力信号値が変化したこと
を検知して、テーブル２１に第９図に示す様な入力信号
変化情報を端子毎に７つ作成したと仮定する。第９図中
、■］はハイレベル、Ｉ７はローレベルを示す。
ョン制御プログラム２２が、外部記憶装置２３よりあら
かじめテストデータとして登録されている外部からの入
力信号変化情報を取り込み、回路接続情報】９Ｃすなわ
ち第８図（ｂ）のゲート間接続情報）を参照しつつ第８
図（ａ）の回路入力端子１〜１０のうち、端子１．２，
３，４，５゜７．９の７つの入力信号値が変化したこと
を検知して、テーブル２１に第９図に示す様な入力信号
変化情報を端子毎に７つ作成したと仮定する。第９図中
、■］はハイレベル、Ｉ７はローレベルを示す。
シミュレーション制御プログラム２２は、論理素子並列
シミュレーション装置１１に対して入力信号変化情報が
全てでき上がったことを知らせる。
シミュレーション装置１１に対して入力信号変化情報が
全てでき上がったことを知らせる。
ここで制御は、論理素子並列シミュレーション装置１１
に移る。該論理素子並列シミュレーション装置１１は、
テーブル２１より前記入力信号変化情報を高速インター
フェイス２４．入出力コン１〜〇−ラ１６を通して入出
力バッファ】７に読み込む。次に入出力コントローラ１
Ｇは、コントロールプロセッサＩ５に作業の開始を伝え
る。コントロールプロセッサ１５は、各演算プロセッサ
１４に人出力バッファ１７」：の前記７つのデータを分
配する。各演算プロセッサ１４は、各々独立に分配され
た前記入力信号変化情報に従いゲートメモリ１２を参照
しつつ伝搬信号値を対応する信号値メモリ１３へ並列［
こセラ１〜する。
に移る。該論理素子並列シミュレーション装置１１は、
テーブル２１より前記入力信号変化情報を高速インター
フェイス２４．入出力コン１〜〇−ラ１６を通して入出
力バッファ】７に読み込む。次に入出力コントローラ１
Ｇは、コントロールプロセッサＩ５に作業の開始を伝え
る。コントロールプロセッサ１５は、各演算プロセッサ
１４に人出力バッファ１７」：の前記７つのデータを分
配する。各演算プロセッサ１４は、各々独立に分配され
た前記入力信号変化情報に従いゲートメモリ１２を参照
しつつ伝搬信号値を対応する信号値メモリ１３へ並列［
こセラ１〜する。
この処理と従来のソフトウェアシミュレータとの違いは
、従来ソフトウェアシミュレータの場合入力信号変化情
報を１つずつ逐次的に取り出し処理を行うという動作に
対して、本並列シミュレーション装置１１では複数の演
算プロセッサ１４に入力信号変化情報を分配し、それぞ
れ独立に並列的に処理を行うという点である。ラフ１〜
ウエアシミユレータが５１つの信号変化情報から対応す
る信号値メモリへ信号値をセットする時間を１９、本並
列シミュレーション装置１１の演算プロセッサ１４か同
一の処理を行うための時間をｔとし、Ｎ個の演算プロセ
ッサで処理を行ったとすると、Ｍ個の信号変化情報を処
理する時間は、ソフトウェアシミュレータの場合、 【（：ｒ ｘＭ （１） であり、本装置の場合、 となる。例えは、ラフ１−ウェアシミュレータをミニコ
ン（処理速度ＩＭＩＰＳ程度）で動作させ、１木並列シ
ミュレーション装置中の演算プロセッサ数Ｎを２５６、
各演算プロセッサの処理速度をミニコンと同程度のＩＶ
ＩＰｓ程度だと仮定する。
、従来ソフトウェアシミュレータの場合入力信号変化情
報を１つずつ逐次的に取り出し処理を行うという動作に
対して、本並列シミュレーション装置１１では複数の演
算プロセッサ１４に入力信号変化情報を分配し、それぞ
れ独立に並列的に処理を行うという点である。ラフ１〜
ウエアシミユレータが５１つの信号変化情報から対応す
る信号値メモリへ信号値をセットする時間を１９、本並
列シミュレーション装置１１の演算プロセッサ１４か同
一の処理を行うための時間をｔとし、Ｎ個の演算プロセ
ッサで処理を行ったとすると、Ｍ個の信号変化情報を処
理する時間は、ソフトウェアシミュレータの場合、 【（：ｒ ｘＭ （１） であり、本装置の場合、 となる。例えは、ラフ１−ウェアシミュレータをミニコ
ン（処理速度ＩＭＩＰＳ程度）で動作させ、１木並列シ
ミュレーション装置中の演算プロセッサ数Ｎを２５６、
各演算プロセッサの処理速度をミニコンと同程度のＩＶ
ＩＰｓ程度だと仮定する。
チー１〜数が数十万ケ−１への論理回路をシミュレーシ
ョンすると１Ｍは数千−数万となるので、Ｎ個の演算プ
ロセッサは、常に無駄かなく並列に動作すると考えて良
い。このとき信号値セラ１への処理時間は式（＋）、
（２）から本９ｆ列シミュレーション装置を使用する従
来のラフ１−ウェアシミュレータと比較し約２５６倍の
速度で処理可能である。ソフトウェアシミュレータをＩ
ＯＭＩＰＳのマシンで動作させたとしても、本並列シミ
ュレーション装置を用いた方が、２５倍以上の速度で処
理可能であることが解る。
ョンすると１Ｍは数千−数万となるので、Ｎ個の演算プ
ロセッサは、常に無駄かなく並列に動作すると考えて良
い。このとき信号値セラ１への処理時間は式（＋）、
（２）から本９ｆ列シミュレーション装置を使用する従
来のラフ１−ウェアシミュレータと比較し約２５６倍の
速度で処理可能である。ソフトウェアシミュレータをＩ
ＯＭＩＰＳのマシンで動作させたとしても、本並列シミ
ュレーション装置を用いた方が、２５倍以上の速度で処
理可能であることが解る。
次に人出カバッファ１７の内容を分類し、同一ゲートに
対する入力信号変化情報を１つだけ残し全て削除する。
対する入力信号変化情報を１つだけ残し全て削除する。
例の場合、第１０図に示す様に、ゲートＧ ｏ〜Ｇ３の
４つに減少する。この処理は、出力信号値を割算する際
に同一ゲートに対して何度も計算することを抑止するた
めに行う。次にコントロールプロセッサ１５は、整理さ
れた入力信号変化情報を再び各演算プロセッサ１４に分
類する。各演算プロセッサ１４は、入力信号値セット処
理と同様にして各対応ゲートの出力信号値を並列に計算
し、信号値メモリ１３八セツ１へし、変化していた場合
そのケー１−の入力信号値情報をイベントに書き換え、
変化しなかった場合そのゲートの入力４３号変化情報は
ゼロクリアする。例の場合ゲー１− Ｇ 、、とＧ、の
出力信号値が変化したと仮定すると１人出力バッファ１
７の内容は、第１１図の様になる。次にコン１−ロール
プロセッサ１５は、入出力コントローラ１６に作業の終
了を告げ、入出力コン１ヘローラ１６は、人出力バッフ
ァ１７−ヒのセロでないレコードすなわちイベントを汎
用コンピュータＩ８上のイベン１−テーブル２０へ転送
する。次に制御は汎用コンピュータ１８に移り、イベン
トテーブル２０のイベントをディレィ時間で分解し、シ
ミュレーション時刻を更新し、その時刻に処理すべきイ
ベントを取り出し、シンクゲートに出力信号値を伝搬さ
せ新たに入力信号変化情報をテーブル２１に登録する。
４つに減少する。この処理は、出力信号値を割算する際
に同一ゲートに対して何度も計算することを抑止するた
めに行う。次にコントロールプロセッサ１５は、整理さ
れた入力信号変化情報を再び各演算プロセッサ１４に分
類する。各演算プロセッサ１４は、入力信号値セット処
理と同様にして各対応ゲートの出力信号値を並列に計算
し、信号値メモリ１３八セツ１へし、変化していた場合
そのケー１−の入力信号値情報をイベントに書き換え、
変化しなかった場合そのゲートの入力４３号変化情報は
ゼロクリアする。例の場合ゲー１− Ｇ 、、とＧ、の
出力信号値が変化したと仮定すると１人出力バッファ１
７の内容は、第１１図の様になる。次にコン１−ロール
プロセッサ１５は、入出力コントローラ１６に作業の終
了を告げ、入出力コン１ヘローラ１６は、人出力バッフ
ァ１７−ヒのセロでないレコードすなわちイベントを汎
用コンピュータＩ８上のイベン１−テーブル２０へ転送
する。次に制御は汎用コンピュータ１８に移り、イベン
トテーブル２０のイベントをディレィ時間で分解し、シ
ミュレーション時刻を更新し、その時刻に処理すべきイ
ベントを取り出し、シンクゲートに出力信号値を伝搬さ
せ新たに入力信号変化情報をテーブル２１に登録する。
以−ヒの操作をシミュレーション時刻が、あらかじめ定
められた時刻と一致するまで繰り返す。
められた時刻と一致するまで繰り返す。
ｌ記実施例によれば、信号値演算処理フェーズを論理素
子並列シミュレーション装置１１でバー１−ウェア化し
、信号値設定や出力信号値割算処理を、）６列に実行し
高速化することにより、このフェースの処理を従来のよ
うにソフトウェアで逐次的に行う場合と比較し２５〜２
５６倍と処理速度を向−１ユさせることができる。また
、被シミュレーション論理回ｖ８の論理回路モデル情報
群のうち、ゲート属性情報と入出力信号値情報を汎用コ
ンピュータ１８の外部に置くことが可能となるため、汎
用コンピュータ１８上で使用するメモリ量を減少させる
ことができる。また並列化しやすい部分の処理のみを論
理素子並列シミュレーション装＠１１で行なうために、
論理シミュレータ全体をバー１−ウェアで構成するより
も小規模となりかつ、低価格で済む。
子並列シミュレーション装置１１でバー１−ウェア化し
、信号値設定や出力信号値割算処理を、）６列に実行し
高速化することにより、このフェースの処理を従来のよ
うにソフトウェアで逐次的に行う場合と比較し２５〜２
５６倍と処理速度を向−１ユさせることができる。また
、被シミュレーション論理回ｖ８の論理回路モデル情報
群のうち、ゲート属性情報と入出力信号値情報を汎用コ
ンピュータ１８の外部に置くことが可能となるため、汎
用コンピュータ１８上で使用するメモリ量を減少させる
ことができる。また並列化しやすい部分の処理のみを論
理素子並列シミュレーション装＠１１で行なうために、
論理シミュレータ全体をバー１−ウェアで構成するより
も小規模となりかつ、低価格で済む。
以」二説明した様に本発明によれば、信号値演算処理フ
ェーズをハードウェア化し、信号値設定や出力信号値計
算処理を並列に実行し高速化することにより、処理速度
を大幅に向上させることができると、Ｉｌｌ、に、ゲー
ト属性情報と入出力信号値情報を汎用コンピュータの外
部に置くことが可能となるため、汎用コンピュータ１−
で使用するメモリ量を減少させることができ、かつ小規
模で低価格の論理回路シミュレータが実現できる。
ェーズをハードウェア化し、信号値設定や出力信号値計
算処理を並列に実行し高速化することにより、処理速度
を大幅に向上させることができると、Ｉｌｌ、に、ゲー
ト属性情報と入出力信号値情報を汎用コンピュータの外
部に置くことが可能となるため、汎用コンピュータ１−
で使用するメモリ量を減少させることができ、かつ小規
模で低価格の論理回路シミュレータが実現できる。
第１図は論理シミュレーションの手順を示すフローチャ
ー１−図、第２図は本発明に係る論理シミュレーション
装置の概略構成を示すブロック図、第３図は第２図の各
部分を詳細にしたブロック図、第４図はケートメモリに
格納される属性情報の要素を示す図、第５図は信号値メ
モリに格納される入力信号値の要素を示す図、第６図は
入力変化情報の要素を示す図、第７図はイベントの要素
を示す図、第８図（ａ）〜（ｄ）は被シミユレーシヨン
論理回路と論理回路モデル情報群を示す図で、同図（ａ
）は回路図、同図（ｂ）、（Ｃ）、（ｄ）はそれぞれ回
路接続情報、ゲート属性情報、入出力信号値情報を示す
図、第９図は外部信号入力ファイルから作成した入力信
号変化情報を示す図、第１０図は第９図に示す入力信号
変化情報を分類した後の入力信号変化情報を示す図、第
１１図は出力信号値計算後のイベンｌ−の例を示す図で
ある。 １１・論理素子並列シミュレーシ３、ン装置、１２・・
ゲートメモリ、１３・・・信号値メモリ、１４・・・演
算プロセッサ、１５ コントロールプロセッサ、１６・
・・入出力コントローラ、１７ ・入出力バッファ、
１８・汎用コンピュータ、１９・・回路接続情報、 ２
０・・・イベントテーブル、 ２１・・テーブル、 ２
２・・・シミュレーショ、ン制御プログラム、２３・・
外部入力信号ファイル。 第１図
ー１−図、第２図は本発明に係る論理シミュレーション
装置の概略構成を示すブロック図、第３図は第２図の各
部分を詳細にしたブロック図、第４図はケートメモリに
格納される属性情報の要素を示す図、第５図は信号値メ
モリに格納される入力信号値の要素を示す図、第６図は
入力変化情報の要素を示す図、第７図はイベントの要素
を示す図、第８図（ａ）〜（ｄ）は被シミユレーシヨン
論理回路と論理回路モデル情報群を示す図で、同図（ａ
）は回路図、同図（ｂ）、（Ｃ）、（ｄ）はそれぞれ回
路接続情報、ゲート属性情報、入出力信号値情報を示す
図、第９図は外部信号入力ファイルから作成した入力信
号変化情報を示す図、第１０図は第９図に示す入力信号
変化情報を分類した後の入力信号変化情報を示す図、第
１１図は出力信号値計算後のイベンｌ−の例を示す図で
ある。 １１・論理素子並列シミュレーシ３、ン装置、１２・・
ゲートメモリ、１３・・・信号値メモリ、１４・・・演
算プロセッサ、１５ コントロールプロセッサ、１６・
・・入出力コントローラ、１７ ・入出力バッファ、
１８・汎用コンピュータ、１９・・回路接続情報、 ２
０・・・イベントテーブル、 ２１・・テーブル、 ２
２・・・シミュレーショ、ン制御プログラム、２３・・
外部入力信号ファイル。 第１図
Claims (1)
- （１）論理回路を構成している各基本論理素子間の接続
情報と前記論理回路に与えられる入力信号変化情報及び
シミュレーション制御プログラムを内蔵したプロセッサ
に、前記論理回路を構成している各基本論理素子の属性
情報及びその入出力信号値情報を格納したメモリと複数
の演算部とを有するシミュレーション実行装置を接続し
、前記プロセッサはシミュレーション制御プログラムの
制御のもとに、前記接続情報を参照して各基本論理素子
の入力信号変化情報を前記シミュレーション実行装置に
与え、前記シミュレーション実行装置は、前記メモリを
参照しつつ複数の演算部により前記入力信号変化情報を
並列に処理して、各基本論理素子の入力信号値の書換え
および出力信号値の割算を行い、その処理結果をプロセ
ッサに伝えることを特徴とする論理回路シミュレーショ
ン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028521A JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028521A JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173483A true JPS60173483A (ja) | 1985-09-06 |
| JP2508620B2 JP2508620B2 (ja) | 1996-06-19 |
Family
ID=12250973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028521A Expired - Lifetime JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508620B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206835A (ja) * | 1987-02-24 | 1988-08-26 | Hitachi Ltd | 論理回路シミユレ−シヨン方式 |
| JPH04227556A (ja) * | 1990-03-30 | 1992-08-17 | Internatl Business Mach Corp <Ibm> | ロジック・シミュレーション・マシンからホスト・コンピュータへデータを送信する方法及び装置 |
| US7945433B2 (en) | 2007-04-30 | 2011-05-17 | International Business Machines Corporation | Hardware simulation accelerator design and method that exploits a parallel structure of user models to support a larger user model size |
| CN113139360A (zh) * | 2021-04-30 | 2021-07-20 | 重庆长安汽车股份有限公司 | 一种整车电路系统的仿真建模方法 |
| CN114841103A (zh) * | 2022-07-01 | 2022-08-02 | 南昌大学 | 门级电路的并行仿真方法、系统、存储介质及设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5388547A (en) * | 1977-01-14 | 1978-08-04 | Nec Corp | Processor for faulty simulation |
| JPS5814257A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 論理シミユレ−シヨン用デ−タ処理装置 |
-
1984
- 1984-02-20 JP JP59028521A patent/JP2508620B2/ja not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2508620B2 (ja) | 1996-06-19 |
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