JPH0290267A - シミュレーション装置の入出力遅延処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［８１要コ 詳細遅延値を用いた論理設計モデルの論理シミュレーシ
ョンを実行するシミュレーション装置の入出力遅延処理
方式に関し、 論理設計モデルのゲート規模を制限することなく素子の
論理的遅延及び実線路長遅延を含む詳細な入出力遅延値
を考慮した論理シミュレーションの実行を目的とし、 論理設計モデルのネット番号の変化からイベント発生の
将来状態値を判定し、イベントの発生したＮｅｔ値をタ
グ（ｔｅｇ）に、現在時刻とメモリから読出した素子の
論理的遅延及び実線路長遅延を考慮した入力及び出力の
各遅延値を加算して将来発生するイベント予測時刻を求
め、イベント予測時刻を時系列的にスケジューリングし
た後にイベントメモリに格納し、イベントメモリのイベ
ント予測時刻を使用して論理シミュレーションを実行す
るように構成する。

［産業上の利用分野］ 本発明は、詳細遅延値を用いた論理設計モデルの論理シ
ミュレーションを実行するシミュレーション装置の入出
力遅延値処理方式に関する。

コンピュータ等のハードウェアの論理設計を行なうＣＡ
Ｅ　（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　　Ｅｎｇｉｎｅ
ｒｉｎｇ　）の分野においては、作成された論理設計モ
デルを検証するためのツールとしてシミュレーション装
置が使用されている。

このような論理設計モデルのシミュレーションにあって
は、論理設計モデルを構成する素子の種類毎に異なる論
理的入出力遅延値、更に実装時の実線路長に依存した遅
延値を考慮した詳細遅延値を取扱った論理シミュレーシ
ョン及びタイミングシミュレーションが要求される。

［従来技術］ 従来、論理設計モデルの論理シミュレーションを実行す
るハードウェア・シミュレータにあっては、第６図に示
すように、論理設計モデルを構成する素子２２０〜２５
０に対し入力遅延プリミティブ１００〜２１０を付加し
、素子２２０〜２５０の入出力遅延をゼロデイレイとし
て取扱うと共に、素子の論理的遅延及び実線路長による
遅延を遅延プリミティブ１００〜２１０の付加により作
り出す処理を行なっている。

［発明が解決しようとする問題点コ しかしながら、このような従来の遅延プリミティブの付
加による入出力遅延処理方式にあっては、遅延プリミテ
ィブの付加によってシミュレーション対象となる論理設
計モデルの処理ゲート規模が制限される問題がある。

例えばシミュレータが５０万ゲート規模の論理設計モデ
ルに対する処理能力を持っていたとしても、遅延プリミ
ティブの付加により例えば２５万ゲート規模に半減され
てしまう問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、ゲート規模を制限することなく素子の論理遅延及
び実線路長遅延を含む詳細入出力遅延値を考慮した論理
シミュレーションを可能とするシミュレーション装置の
入出力遅延処理方式を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図であり、同図（ａ　）に構
成を、同図（１）　）に入出力遅延の処理対象となる素
子の一例を、更に同図（Ｃ）に入出力遅延処理の内容を
示す。

第１図において、まず本発明は、論理設計モデルを対象
に詳細遅延値を用いた論理シミュレーション（タイミン
グシミュレーションを含む）を実行するシミュレーショ
ン装置を対象とする。

このようなシミュレーション装置について本発明にあっ
ては、素子の論理的入力遅延および実線路長遅延を考慮
した入力遅延値（τｄｉ）を格納した入力遅延値記憶部
１０と：素子の論理的出力遅延及び実線路長遅延を考慮
した出力遅延値（τｄｏ）を格納した出力遅延値記憶部
１２と；論理設計モデルを構成する素子の論理演算を実
行すると共に、論理設計モデルにおけるネット値の変化
を判定してイベント状態値を出力する論理演算・イベン
ト判定部１４と：論理演算・イベント判定部１４による
イベント変化の通知を受けた際に、入力遅延値記憶部１
０及び出力遅延値記憶部１２から読出された入力遅延値
（τｄｉ）及び出力遅延値（τｄｏ）を現在時刻（ｔｃ
）に加算して将来発生するイベント予測時刻（ｔｒ＞を
演算する遅延値演算部１６と；遅延値演算部１６で順次
演算された複数のイベント予測時刻（ｔｆ）に対する時
系列的なスケジューリングを行なうイベントスケジュー
リング部１８と；イベントスケジューリング部１８でス
ケジューリングされたイベント予測時刻（ｔｆ）を格納
するイベント記憶部２０と；を備え、イベント記憶部２
０に格納された素子の論理的遅延及び実線路長遅延を考
慮した入出力遅延値に基づくイベント予測時刻を使用し
て論理設計モデルの論理シミュレーションを実行するよ
うに構成する。

また入力遅延値記憶部１０及び出力遅延値記憶部１２の
それぞれには、発生イベントの立上り変化及び立下り変
化に対応した遅延値が個別に格納されている。

更に、素子の複数入力ラインに対する同時イベントの発
生が判定された時には、例えば４人力１出力プリミティ
ブでは、遅延値演算部１６は、各入力ライン毎に入力遅
延値（τｄｉｌ〜τｄｉ４　）、出力遅延値（τｄｏ）
及び現在時刻（ｔｃ＞に基づいてイベント予測時刻（ｔ
ｆｌ〜ｔｆ４　）を演算し、その中から最小入力遅延値
（τｄｉ１）に対応するイベント予測時刻（ｔｆｌ　）
を選択して出力するように構成する。

［作用］ このような構成を備えた本発明の入出力遅延処理方式に
あっては、論理設計モデルのシミュレーション実行に先
立って又はリアルタイムに論理設計モデルを構成する素
子の入力イベント発生に対し、論理的入出力遅延及び実
装時の線路長遅延を考慮した入出力遅延値に基づく出力
イベントの発生予測時刻が準備されることとなり、シミ
ュレーション装置で論理設計モデルを構成する素子に遅
延プリミティブを付加する処理が不要となるため、シミ
ュレーション対象となる論理設計モデルのゲート規模が
制限されない。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、２２はファンアウト先ポインタ（ＰＴ
Ｒ）を格納したファンアウト先メモリであり、メモリ制
御部２４に与えられる論理設計モデルのネット番号２６
に対応したファンアウト先ポインタ（ＰＴＲ）がリード
される。

ファンアウト先メモリ２２に続いては、ファンアウト先
ポインタ（ＰＴＲ）に対応するファンアウト数を格納し
たファンアウト数メモリ２８が設けられ、ファンアウト
数メモリ２８は、メモリ制御部３０に対するファンアウ
ト先メモリ２２からのファンアウト先ポインタ（ＰＴＲ
）に基づくリードアクセスを受けて対応するファンアウ
ト数がリードされる。

ファンアウト数メモリ２８に続いては、メモリ制御部３
２により制御されるファンアウト先のネット番号を格納
したファンアウト先ネット番号メモリ３４、基本モデル
を構成する素子の種別毎の立上り入力遅延値（実線路長
遅延を考慮した値）を格納した立上り入力遅延値メモリ
１０−１、同じく立下り入力遅延値（実線路長遅延を考
慮した値）を格納した立下り入力遅延値メモリ１０−２
、更にファンアウト側の遅延処理をゼロデイレイとして
取扱うか否かを設定するゼロデイレイフラグを格納した
ファンアウト側ゼロデイレイフラグメモリ３６が設けら
れる。

メモリ制御部３２は、ファンアウト数メモリ２８から読
出されたファンアウト数に従って、ファンアウト先ネッ
ト番号メモリ３４をリードアクセスし、ファンアウト先
ネット番号メモリ３４から読出されたネット番号に対応
する立上り入力遅延値メモリ１０−１からの立上り入力
遅延値、立下り入力遅延値メモリ１０−２からの立下り
入力遅延値及びファンアウト側ゼロデイレイフラグメモ
リ３６からのゼロデイレイフラグが読出される。

立上り入力遅延値メモリ１０−１及び立下り入力遅延値
メモリ１０−２の出力は選択手段としてのマルチプレク
サ３８に与えられ、マルチプレクサ３８はネット番号の
変化に基づく発生イベントの状態、即ち立上りか立下り
かに応じてメモリ１０−１．１０−２からの立上り入力
遅延値又は立下り入力遅延値のいずれか一方を選択する
。

マルチプレクサ３８で選択された立上り入力遅延値又は
立下り入力遅延値は、最小入力遅延選択部４０に与えら
れる。最小入力遅延選択部４０は、マルチプレクサ３８
から得られた複数のファンアウト先ネット番号に対応し
た立上り又は立下り入力遅延値の中から最小入力遅延値
を選択して、入力遅延値スタックメモリ４２に格納する
。

以上が論理設計モデルのネット番号の入力に対する入力
遅延値の処理系統であるが、これに対しネット番号に対
応した出力遅延値の処理系統として、メモリ制御部４４
、立上り出力遅延値メモリ１２−１、立下り遅延値メモ
リ１２−２及びマルチプレクサ４６が設けられる。

更に、論理設計モデルのネット番号２６は、論理演算・
イベント判定部１４に与えられており、論理演算・イベ
ント判定部１４−１にあっては、論理設計モデルを構成
する素子の論理演算を行なうと共に、ネット番号２６の
変化からイベント発生を判定し、イベント発生を判定し
た立上り／立下りを出力するようにしている。また、論
理演算・イベント判定部１４−１は、イベント発生状態
が立上りが立下りかを判定して、マルチプレクサ３８及
び４６を選択制御するようになる。

更に、遅延値演算部１６はアキュームレータ４Ｂ、５０
及びレジスタ５２．５４で構成され、アキュームレータ
４８で入力遅延値スタックメモリ４２に格納された入力
遅延値（τｄｉ）とイベント発生現時刻レジスタ１４−
２の現在時刻（ｔｃ　）とを加算してレジスタ５２に格
納する。また、アキュームレータ５０は、マルチプレク
サ４６の選択制御により得られた立上り又は立下り出力
遅延値（τｄｏ）とレジスタ５２に格納された（ｔｃ　
十τｄｉ）とを加算し、将来発生するイベント予測時刻
（ｔｆ　’）を、 ｔｒ　＝ｔｃ　＋ｒｄｉ＋ｒｄ。

として求めてレジスタ５４に格納する。

レジスタ５４に格納されたイベント予測時刻（ｔｆ　）
は、第１図の原理図に示したように、イベントスケジュ
ーリング部１８に与えられてイベント予測時刻（ｔｆ　
）の時系列的なスケジューリングが行なわれ、スケジュ
ーリングされたイベント予測時刻（ｔｆ　）はイベント
記憶部（イベントメモリ＞２０に格納されるようになる
。

ここで第２図の実施例に示したファンアウト先メモリ２
２、ファンアウト数メモリ２８、ファンアウト先ネット
番号メモリ３４、立上り入力遅延値メモリ１０−１、立
下り入力遅延値メモリ１゜−２、ファンアウト側ゼロデ
イレイフラグメモリ３６、立上り出力遅延値メモリ１２
−１、及び立下り遅延値メモリ１２−２については、シ
ミュレーション装置の初期化時にシミュレーションモデ
ル生成回路の接続及び基準値パラメータを格納したデー
タベースのアクセスによりメモリ内容の書込みを受ける
。

次に、第２図の実施例構成図について、本発明の入出力
遅延処理の処理動作を説明する。

今、シミュレーション対象となる論理設計モデルのネッ
ト番＠２６がシミュレーション装置に与えられたとする
と、メモリ制御部２４によってファンアウト先メモリ２
２のリードアクセスを行なつてファンアウト先ポインタ
（ＰＴＲ）がメモリ制御部３０に対し読出される。ファ
ンアウト先メモリ２２からのファンアウト先ポインタ（
ＰＴＲ）を受けたメモリ制御部３０は、ファンアウト数
メモリ２８をアクセスしてファンアウト先ポインタ（Ｐ
ＴＲ）に対応するファンアウト数をリードしてメモリ制
御部３２に出力する。ファンアウト数メモリ２８からフ
ァンアウト数データを受けたメモリ制御部３２は、ファ
ンアウト先ネット番号メモリ３４のリードアクセスを行
なう。

このとき、ファンアウト先のネット番号２６に基づき論
理演算・イベント判定部１４−１はイベントタイプ、即
ち立上りか又は立下りかを判別してマルチプレクサ３８
の選択制御を行なっている。

従って、メモリ制御部３２によるファンアウト先ネット
番号メモリ３４のリードアクセスで得られたファンアウ
ト先ネット番号に対応する立上り入力遅延値メモリ１０
−１又は立下り入力遅延値メモリ１０−２のいずれか一
方の入力遅延値が最小入力遅延選択部４０に出力される
。

最小入力遅延選択部４０は、マルチプレクサ３８を介し
て読出されたファンアウト先ネット番号に対応した複数
の立上り又は立下り入力遅延値の中から最小となる入力
遅延値を選択する。

例えば第３図（ａ＞に示すような４人力１出力の素子プ
リミティブ６０を例にとると、入力Ａ〜Ｄについて同時
刻でイベントが発生したとすると、素子プリミティブ６
０に対する各入力ラインの実線路長遅延を与えるＣＲ酸
成分の付加を考慮した遅延値（τｄｉｌ　）〜（τｄｉ
４　）が読出され、例えば入力ラインＡ−Ｅの入力遅延
値（τｄｉ１　）が最小であったとすると、最小入力遅
延選択部４０は、入力遅延値テーブルの中から最小入力
遅延値（τｄｉ１　）を選択して入力遅延値スタックメ
モリ４２に格納するようになる。このとき最小入力遅延
値以外の入力遅延値はキャンセル処理されることになる
。

入力遅延値スタックメモリ４２に対する最小入力遅延値
の格納が終了すると、論理演算・イベント判定部１４−
１において、入力したネット番号２６に基づく素子の論
理演算が実行される。この素子の論理演算は、演算スタ
ックリード、ネット番号ポインタの生成、ネット値出力
、演算処理用ファンクションコードのリードに基づいて
素子の演算処理が実行され、素子の出力ライン側のイベ
ント状態、即ち立上りか立下りかが判定される。

論理演算・イベント判定部１４−１による論理演算結果
に基づくイベント判定により立上り又は立下りが判定さ
れると、立上り又は立下りの判定結果に応じてマルチプ
レクサ４６が選択され、メモリ制御部４４のリードアク
セスによって立上り出力遅延値メモリ１２−１又は立下
り出力遅延値メモリ１２−２から読出された立上り又は
立下り遅延値のいずれか一方が選択され、出力遅延値（
τｄｏＱ）として遅延値演算部１６のアキュームレータ
５０に出力される。

続いて、入力遅延値スタックメモリ４２に格納されてい
る入力遅延値（τｄｉ）がアキュームレータ４８に出力
されると同時に、イベント発生現時刻レジスタ１４−２
における現在時刻（ｔｃ　）がアキュームレータ４８に
与えられ、アキュームレータ４８で両者を加算してレジ
スタ５２に（ｔｃ＋τｄｉ）が格納される。続いて、ア
キュームレータ５０によるレジスタ５２の格納値（ｔｃ
＋τｄｉ）とマルチプレクサ４６から与えられている出
力遅延値（τｄｏ）とが加算されてイベント予測時刻（
ｔｆ　）が求められ、レジスタ５４に格納される。

レジスタ５４に格納されたイベント予測時刻（ｔｆ）は
不図示のイベントスケジューリング部１８を受けてイベ
ントメモリ２０に格納される。

以下、同様にしてネット番号２６の変化を論理演算・イ
ベント判定部１４−１で判定する毎に、ネット番号２６
に対応した入力遅延値と出力遅延値、更に現時刻とによ
りイベント予測時刻の演算処理が繰り返されることにな
る。

第３図は第２図の実施例において、４人力１出力の素子
プリミティブ６０を対象とした本発明の遅延値処理説明
図である。

第４図の４人力１出力の素子ブリミゾイブ６０について
、４人力Ａ−Ｄについて現在時刻（ｔｃ　）で同時にイ
ベントが発生したとすると、入力ラインＡＥ−ＤＨの実
線路長に対応した遅延を考慮した入力遅延値テーブルに
示す入力遅延値（τｄｉｌ　）〜（τｄ１４）が読出さ
れ、また出力遅延値テーブルに素子プリミティブ６０の
論理的遅延及び出力ラインＩＪの実線路長遅延を考慮し
た出力遅延値（τｄｏｏ　）が得られる。

従って、４つ入力ラインの同時イベント発生時刻に対す
る素子プリミティブ６０の出力点Ｊにおけるイベント予
測時刻（ｔｆ　）としては、図示の４つのイベント予測
時刻（ｔｆ１）〜（ｔ　ｆ４）が得られる。

ここで、入力遅延値が（τｄｉｌ　）〜（τｄｉ４　）
の順に大きかったとすると、最小入力遅延値Ｍｉｎ（τ
ｄｉ）は入力ラインＡＥの入力遅延値（τｄｉｌ　＞と
なり、本発明にあっては、最小入力遅延値Ｍｉｎ（τｄ
ｉ）のみが選択されることから、素子プリミティブ６０
の出力点Ｊにおけるイベント予測時刻は、最小イベント
予測時刻Ｍｉｎ（ｔｆ＞となり、最小入力遅延値（τｄ
ｉｌ　）を持つ入力ラインＡＥに対応したイベント予測
時刻（ｔｆ１）が入出力遅延値結果としてイベントメモ
リに格納されることになる。

即ち、第４図（ｂ）のタイミングチャートに示すように
、時刻ｔｃのイベント変化に対し入力遅延（τｄｉｌ　
）と出力遅延（τｄｏＱ）となる素子プリミティブ６０
に対する入出力遅延特性が得られることになる。

第４図は第３図（ａ）に示した素子プリミティブ６０に
続くネット番号の処理を示したもので、素子プリミティ
ブ６０の出力は同じく４人力１出力の素子プリミティブ
６２〜６８に並列的に接続される。

この第４図（ａ）に示す素子構成に対しても、素子プリ
ミティブ６２〜６８の各入力ライン及び出力ラインにつ
いて、同様に入力遅延値及び出力遅延値が演算され、最
小入力遅延値に基づくイベント予測時刻（ｔｆ１）〜（
ｔ　ｆ４）が演算される。

ここで、素子６２〜６８のイベント予測時刻（ｔｆ１）
〜（ｔ　ｆ４）が第４図（ｂ）のタイミングチャートに
示す関係にあったとすると、最も速い素子プリミティブ
６２のイベント予測時刻（ｔｆ１）のみが選択され、他
のイベント予測時刻（ｔｆ２）〜（ｔｆ４）はキャンセ
ルされる。

更に、第４図は第２図の実施例に示したファンアウト側
ゼロデイレイフラグメモリ３６のゼロデイレイフラグが
セット状態にあり、且つ素子プリミティブ６２〜６８の
出力遅延値に対するゼロデイレイフラグのセット状態に
あったときのイベント予測時刻（ｔｆｏｌ　）　〜（ｔ
ｆｏ４　）を示しテオリ、このように入出力遅延値のゼ
ロデイレイフラグが共にセット状態にあるときには、入
出力遅延値は共に零として取扱われ、同時イベント発生
時刻（ｔｃ　＞内でネット値の更新処理を行なう。

更に、出力遅延値のゼロデイレイフラグのみがセットさ
れている場合には、出力遅延値がゼロとして取扱われ、
この場合には入力遅延値のみが有効となって第４図（ｂ
）に破線で示すイベント予測時刻が求められることにな
る。

第５図は第２図の実施例における入出力遅延処理の処理
ステップ説明図である。

第５図において、まずネット番号が得られると時刻■で
ファンアウト先ポインタが読出され、続いて時刻■でフ
ァンアウト数が読出され、更に時刻■でファンアウト先
ネット番号が読出され、時刻■で入力遅延値が読出され
る。続いて時刻■で最小入力遅延値が選択され、時刻■
でスタックメモリに格納される。続いて、時刻■でスタ
ックメモリに格納した最小入力遅延値が読出される。

一方、時刻■と同時刻の■において、並列的に論理演算
・イベント判定部１４−１における論理演算のための演
算スタックリードが行なわれ、時刻■と同時刻の■でネ
ット番号ポインタが生成され、次の時刻［株］でネット
値が出力され、更に時刻■で演算処理用ファンクション
コードが読出されて、時刻＠で素子の演算処理が実行さ
れ、時刻■で素子出力ライン側のイベント変化、即ち立
上り又は立下りが判定され、時刻［株］で出力遅延値が
リードされる。

一方、時刻のでスタックメモリ４２に格納した最小入力
遅延値のリードが行なわれており、時刻■における素子
の論理演算処理と同時刻の［相］で入力遅延値にイベン
ト発生の現在時刻を加算する演算処理１が実行され、次
の時刻［相］で出力遅延値が読出されると同時刻■で時
刻［相］の演算処理１で得られた入力遅延値と現在時刻
の加算値に更に出力遅延値を加える演算処理２が実行さ
れる。

［発明の効果］ 以上説明してきたように本発明によれば、シミュレーシ
ョン装置で取扱う論理設計モデルのゲート規模を制限さ
せることなく、高速に詳細遅延値を用いた論理シミュレ
ーションを実行することができる。

また、素子プリミティブの論理長及び実装時の線路長に
よる入出力遅延を考慮した論理シミュレーションを実行
できるため、精度の高いタイミングチエツク（セットア
ツプ、ホールドタイム、レーシング、バスファイト等）
のチエツク、テストベリフィケーション処理を実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３，４図は本発明の同時イベント発生時刻の遅延値処
理説明図； 第５図は本発明の処理ステップ説明図：第６図は従来方
式の説明図である。 図中、 １０：入力遅延値記憶部 １０−１：立上り入力遅延値メモリ １０−２：立下り入力遅延値メモリ １２：出力遅延値記憶部 １２−１：立上り出力遅延値メモリ １２−２　：立下り出力遅延値メモリ １４−１：論理演算・イベント判定部 １４−２：イベント発生現時刻レジスタ１６：遅延値演
算部 １８：イベントスケジュール部 ２０： ２２： ２４゜ ２８： ３４： ３６： ３８゜ ４０： ４２： ４８゜ ５２゜ イベント記憶部（イベントメモリ） ファンアウト先メモリ ３０．３２．４４：メモリ制御部 ファンアウト数メモリ ファンアウト先ネット番号メモリ ファンアウト側ゼロデイレイフラグメモリ４６：マルチ
プレクサ（ＭＰＸ） 最小入力遅延選択部 入力遅延値スタックメモリ ５０：アキュームレータ（ＡＬＬＩ） ５４：レジスタ ｔｆ４−ｔｃ＋ｒｄｉ４　＋ｒｄｏＯ−ｒｄｉ４　＋（
ｔｃ＋ｒｄｏｏ　）ｒｄｉ１　＜ｒｄｉ２　＜ｒｄｉ３
　＜τｄｉ４１ｙｌ＋ｎ　（ｒｄｉ）　−ｒｄｉＩ Ｍｉｎ　（Ｒ）　−ｔｆｌ　−ｒｄｉｌ　＋　（ｔｃ＋
ｒｄｏｏ　）（ｂｌ 参発日ＦＬＪＩ峙イヘ゛シトイ６工碕（りのｉ肇、延１
Ｌス１哩貌口月回第８図 べ１９咽竺

Claims (3)

【特許請求の範囲】
1. （１）論理設計モデルを対象に詳細遅延値を用いた論理
   シミュレーションを実行するシミュレーション装置に於
   いて、 素子の論理的入力遅延及び実線路長遅延を考慮した入力
   遅延値（τｄｉ）を格納した入力遅延値記憶部（１０）
   と； 素子の論理的出力遅延及び実線路長遅延を考慮した出力
   遅延値（τｄｏ）を格納した出力遅延値記憶部（１２）
   と； 前記論理設計モデルを構成する素子の論理演算を実行す
   ると共に、該論理設計モデルにおけるネット値の変化を
   判定してイベント状態値を出力する論理演算・イベント
   判定部（１４）と； 該論理演算・イベント判定部（１４）よりイベント変化
   の通知を受けた際に、前記入力遅延値記憶部（１０）及
   び出力遅延値記憶部（１２）から読出された入力遅延値
   （τｄｉ）及び出力遅延値（τｄｏ）を現在時刻（ｔｃ
   ）に加算して将来発生するイベント予測時刻（ｔｆ）を
   演算する遅延値演算部（１６）と； 該遅延値演算部（１６）で順次演算されるイベント予測
   時刻（ｔｆ）に対し時系列的なスケジューリングを行な
   うイベントスケジューリング部（１８）と； 該イベントスケジューリング部（１８）でスケジユーリ
   ングされたイベント予測時刻（ｔｆ）を格納するイベン
   ト記憶部（２０）と； を備え、該イベント記憶部（２０）に格納された素子の
   論理的遅延及び実線路長遅延を考慮した入出力遅延値に
   基づくイベント予測時刻を使用して前記論理設計モデル
   の論理シミュレーションを実行することを特徴とする論
   理シミュレーション装置の入出力遅延処理方式。
2. （２）前記入力遅延値記憶部（１０）及び出力遅延値記
   憶部（１２）のそれぞれは、発生イベントの立上り変化
   及び立下り変化に対応した遅延値を格納したことを特徴
   とする請求項１記載のシミュレーション装置の入出力遅
   延処理方式。
3. （３）前記遅延値演算部（１６）は、素子の複数の入力
   ラインに対する同時イベントの発生が判定された時には
   、各入力ライン毎に入出力遅延値τｄｉ１〜τｄｉ４、
   τｄｏ）と現在時刻（ｔｃ）とに基づいてイベント予測
   時刻（ｔｆ１〜ｔｆ４）を演算し、最小入出力遅延値に
   対応するイベント予測時刻（ｔｆ１）を選択して出力す
   ることを特徴とする請求項１記載のシミュレーション装
   置の入出力遅延処理方式。