JPH03269674A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH03269674A JPH03269674A JP2069437A JP6943790A JPH03269674A JP H03269674 A JPH03269674 A JP H03269674A JP 2069437 A JP2069437 A JP 2069437A JP 6943790 A JP6943790 A JP 6943790A JP H03269674 A JPH03269674 A JP H03269674A
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- 238000011156 evaluation Methods 0.000 claims abstract description 22
- 230000004913 activation Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 11
- 230000001934 delay Effects 0.000 description 10
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- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
論理回路の論理ゲート内や配線で生しる個々の信号伝播
遅延を考慮した詳細遅延を扱う論理シミュレーシッン装
置に関し。
遅延を考慮した詳細遅延を扱う論理シミュレーシッン装
置に関し。
mlシミュレーシ5ン装置におけるメモリの使用量を最
小限に押さえかつ、イベント処理に於けるオーバヘッド
を最小にして高速に処理することを目的とし。
小限に押さえかつ、イベント処理に於けるオーバヘッド
を最小にして高速に処理することを目的とし。
評価パイプラインと、ファンアウト・パイプラインと、
イベント・スケジュール装置とをそなえ。
イベント・スケジュール装置とをそなえ。
イベント・スケジュール装置には、同一時刻のイベント
・データをチェインにリンクして格納するイベント・リ
スト・メモリと1時刻対応のアドレスを有して、それら
のアドレスにはそのアドレス対応の時刻を指定された時
刻とするイベント・リスト・メモリ内のイベントのチェ
インの先頭および最終のアドレスがポインタとして格納
される時刻管理メモリとを設け、評価パイプラインは。
・データをチェインにリンクして格納するイベント・リ
スト・メモリと1時刻対応のアドレスを有して、それら
のアドレスにはそのアドレス対応の時刻を指定された時
刻とするイベント・リスト・メモリ内のイベントのチェ
インの先頭および最終のアドレスがポインタとして格納
される時刻管理メモリとを設け、評価パイプラインは。
イベントの時刻を遅延時間に基づく相対時刻で指定し、
イベント・スケジュール装置は、指定された相対時刻を
現在時刻に加纂して時刻管理メモリのアドレスを得るよ
うに構成した。
イベント・スケジュール装置は、指定された相対時刻を
現在時刻に加纂して時刻管理メモリのアドレスを得るよ
うに構成した。
[産業上の利用分野〕
本発明は、vi理回路の論理ゲート内や配線で生じる個
々の信号伝播遅延を考慮した詳細遅延を扱う論理シミニ
レ−シラン装置に関し、特に評価を行った各論理ゲート
の出力値を後段の論理ゲートに所定の時刻に伝播させる
ためのイベントのスケジューリング機構に関するもので
ある。
々の信号伝播遅延を考慮した詳細遅延を扱う論理シミニ
レ−シラン装置に関し、特に評価を行った各論理ゲート
の出力値を後段の論理ゲートに所定の時刻に伝播させる
ためのイベントのスケジューリング機構に関するもので
ある。
設計した論理回路の詳細なタイミング検証を行うために
、詳細遅延を扱うことのできるダイナミック・シミュレ
ータの必要性が高まっている。
、詳細遅延を扱うことのできるダイナミック・シミュレ
ータの必要性が高まっている。
一方、論理回路の大規模化に伴って、汎用計算機上に構
築されたソフトウェア・シミュレータでは膨大な処理時
間がかかるようになってきた。そこで論理シミュレーシ
ョンを高速に実行する専用ハードウェアが開発され、す
でに実用化されている。
築されたソフトウェア・シミュレータでは膨大な処理時
間がかかるようになってきた。そこで論理シミュレーシ
ョンを高速に実行する専用ハードウェアが開発され、す
でに実用化されている。
しかしこれらの多くは、全ゲートの遅延量を同一とみな
す単一遅延や遅延量を無視する0遅延でシミュレーショ
ンを行うもので、タイミング検証には使用できないもの
である。そして詳細遅延を扱うことのできる装置の場合
も、イベントを任意の時刻にスケジュールするためのイ
ベント・スケジュール装置が複雑になり、メモリも大量
に必要になって、単一遅延を扱うものよりも処理速度は
大幅に低下している。
す単一遅延や遅延量を無視する0遅延でシミュレーショ
ンを行うもので、タイミング検証には使用できないもの
である。そして詳細遅延を扱うことのできる装置の場合
も、イベントを任意の時刻にスケジュールするためのイ
ベント・スケジュール装置が複雑になり、メモリも大量
に必要になって、単一遅延を扱うものよりも処理速度は
大幅に低下している。
本発明は特に、少ないメモリ容量で高速のイベント処理
を可能にするイベント・スケジューリング装置を提供す
る。
を可能にするイベント・スケジューリング装置を提供す
る。
第5図に、従来の論理シミュレーシッン装置の基本構成
を示す。図において、1はネット・ステータス・メモリ
、2はニュー・イベント・バッファNEB、3はファン
アウト・パイプライン、4は評価ゲート・バッファEG
B、5は評価パイプライン、6はイヘント・スケジュー
ル装置である。
を示す。図において、1はネット・ステータス・メモリ
、2はニュー・イベント・バッファNEB、3はファン
アウト・パイプライン、4は評価ゲート・バッファEG
B、5は評価パイプライン、6はイヘント・スケジュー
ル装置である。
ネット・ステータス・メモリ1は、第6図に例示するよ
うなシミュレーション対象の論理回路を構成する各論理
単位(以下ゲートという)についての状態情報(値)を
保持し、シミュレーション実行にしたがって更新される
。
うなシミュレーション対象の論理回路を構成する各論理
単位(以下ゲートという)についての状態情報(値)を
保持し、シミュレーション実行にしたがって更新される
。
評価ゲート・バッファEGB4には、入力値が変化した
ゲートの情報(変化時刻、入力端子、変化値を含む)が
格納されている。
ゲートの情報(変化時刻、入力端子、変化値を含む)が
格納されている。
評価パイプライン5は、各ゲートごとにそのファンイン
情報、詳細遅延量、ゲートの論理種別などの情報をもち
、評価ゲート・バッファEGB 4から時刻tに入力値
が変化したゲートの情報を取り出し、その論理状態を評
価して、その結果出力値を変化させるゲートを検出し、
さらに詳細遅延を考慮して出力値の変化時刻t′を算出
してイベント・スケジュール装f6にそのゲートのイベ
ント・データをパケットで出力する。
情報、詳細遅延量、ゲートの論理種別などの情報をもち
、評価ゲート・バッファEGB 4から時刻tに入力値
が変化したゲートの情報を取り出し、その論理状態を評
価して、その結果出力値を変化させるゲートを検出し、
さらに詳細遅延を考慮して出力値の変化時刻t′を算出
してイベント・スケジュール装f6にそのゲートのイベ
ント・データをパケットで出力する。
イヘント・スケジュール装置6は、評価パイプライン5
から出力されるバラバラの変化時刻t′をもった各ゲー
トの出力値変化のイベントを時系列上で整列化して順次
をファンアウト先のゲートに伝播させるためのスケジュ
ーリングを行う。そのためイベント・スケジュール装置
6は、変化時刻ごとに同一時刻に属する各イベント・デ
ータをチェインにつないで、テーブルに格納し2時刻順
に容易に取り出しできるようにスケジュール管理する。
から出力されるバラバラの変化時刻t′をもった各ゲー
トの出力値変化のイベントを時系列上で整列化して順次
をファンアウト先のゲートに伝播させるためのスケジュ
ーリングを行う。そのためイベント・スケジュール装置
6は、変化時刻ごとに同一時刻に属する各イベント・デ
ータをチェインにつないで、テーブルに格納し2時刻順
に容易に取り出しできるようにスケジュール管理する。
これらのイベント・デー、夕は、ゲート名変化1(旧値
、新値)からなる。
、新値)からなる。
このようにスケジューリングされたイベント・データを
ディスパッチ(発行)するときは、現在時刻ごとに、現
在時刻と一致する変化時刻をもつチェインの各イベント
・データを順に読み出し二ニー・イベント・バッファN
EB2をファンアウト・パイプライン3へ送出する。
ディスパッチ(発行)するときは、現在時刻ごとに、現
在時刻と一致する変化時刻をもつチェインの各イベント
・データを順に読み出し二ニー・イベント・バッファN
EB2をファンアウト・パイプライン3へ送出する。
二ニー・イベント・バッファNEB2に入力されたイベ
ント・データは一旦格納され3次に順次読み出されて、
ネット・ステータス・メモリ1の該当するゲートの論理
状態を更新する処理が行われる。
ント・データは一旦格納され3次に順次読み出されて、
ネット・ステータス・メモリ1の該当するゲートの論理
状態を更新する処理が行われる。
ファンアウト・パイプライン3は、ネット・ステータス
・メモリ1に格納されている論理回路の範囲内でゲート
の接続(ファンアウト)情報を保持しており、入力され
たイベント情報により、出力値を変化させたゲートの出
力につながる全てのゲートとを求めて、評価ゲート・バ
ッファEGB4に格納する。
・メモリ1に格納されている論理回路の範囲内でゲート
の接続(ファンアウト)情報を保持しており、入力され
たイベント情報により、出力値を変化させたゲートの出
力につながる全てのゲートとを求めて、評価ゲート・バ
ッファEGB4に格納する。
以上の動作を各変化時刻について順次連続的に実行し、
全てのゲートについて、評価を行ったとき終了する。
全てのゲートについて、評価を行ったとき終了する。
第7図は、従来のイベント・スケジュール装置における
イベント・データの管理方法を示す0図において、7は
変化時刻ごとにイベント・データのチェインのポインタ
を登録する時刻管理メモリ。
イベント・データの管理方法を示す0図において、7は
変化時刻ごとにイベント・データのチェインのポインタ
を登録する時刻管理メモリ。
8はイベント・データのチェインを格納するイベント・
リスト・メモリ、9は現在時刻ポインタである。
リスト・メモリ、9は現在時刻ポインタである。
第5図のイベント・スケジュール装置6は、評価パイプ
ライン5からイベント・パケットが入力されると、その
イベント・データの変化時刻が時刻管理メモリ7に登録
されているかどうかを調べ。
ライン5からイベント・パケットが入力されると、その
イベント・データの変化時刻が時刻管理メモリ7に登録
されているかどうかを調べ。
登録されていれば、その変化時刻のエントリに格納され
ているポインタにより、イベント・リスト・メモリ8内
の該当するイベント・データのチェインの端を知り、そ
こに新しいイベント情報をつないでスケジュールへの組
み込みを行う、他方。
ているポインタにより、イベント・リスト・メモリ8内
の該当するイベント・データのチェインの端を知り、そ
こに新しいイベント情報をつないでスケジュールへの組
み込みを行う、他方。
時刻管理メモリ7に、入力されたイベント・データの変
化時刻と一致する変化時刻を見出せなかった場合には2
時刻管理メモリ7に新しい変化時刻を追加し、またイベ
ント・リスト・メモリ8にイベント・データの新しいチ
ェインを開設してポインタでリンクする。
化時刻と一致する変化時刻を見出せなかった場合には2
時刻管理メモリ7に新しい変化時刻を追加し、またイベ
ント・リスト・メモリ8にイベント・データの新しいチ
ェインを開設してポインタでリンクする。
このようにして変化時刻ごとにスケジューリングされた
イベント・データの読み出しを行う場合は、現在時刻ポ
インタ9に現在の時刻データを設定し、逐次更新してゆ
くとともに、それぞれの現在時刻にスケジューリングさ
れているイベントのチェインを読み出す、このため、現
在時刻ポインタ9の各時刻ごとに時刻管理メモリ7内で
一致する変化時刻をもつエントリを探索し、有ればその
エントリに設定されているイベント、リスト、メモリ8
へのポインタを用いて、イベント・リスト・メモリ8の
該当するチェインをアクセスし、チェイン中の順次のイ
ベント・データを読み出して出力する。これにより、各
現在時刻ごとに同一時刻に出力値が変化する全てのゲー
トの情報を、二ニー・イベント・バッファNEB2およ
びファンアウト・パイプライン3に供給することができ
る。
イベント・データの読み出しを行う場合は、現在時刻ポ
インタ9に現在の時刻データを設定し、逐次更新してゆ
くとともに、それぞれの現在時刻にスケジューリングさ
れているイベントのチェインを読み出す、このため、現
在時刻ポインタ9の各時刻ごとに時刻管理メモリ7内で
一致する変化時刻をもつエントリを探索し、有ればその
エントリに設定されているイベント、リスト、メモリ8
へのポインタを用いて、イベント・リスト・メモリ8の
該当するチェインをアクセスし、チェイン中の順次のイ
ベント・データを読み出して出力する。これにより、各
現在時刻ごとに同一時刻に出力値が変化する全てのゲー
トの情報を、二ニー・イベント・バッファNEB2およ
びファンアウト・パイプライン3に供給することができ
る。
従来のイベント・スケジュール装置では、イベント・デ
ータのチェインが絶対的な変化時刻をキーにして管理さ
れている。そのためゲートの評価を行ってイベントを生
成した場合、そのイベントをスケジューリングする時刻
として絶対的な変化時刻で指定していた。
ータのチェインが絶対的な変化時刻をキーにして管理さ
れている。そのためゲートの評価を行ってイベントを生
成した場合、そのイベントをスケジューリングする時刻
として絶対的な変化時刻で指定していた。
一方、ゲートの評価における出力値の変化時刻は遅延時
間を考慮して指定されるが、この遅延時間は入力値の変
化時刻(現在時刻に対応する)からの相対時間として与
えられている。
間を考慮して指定されるが、この遅延時間は入力値の変
化時刻(現在時刻に対応する)からの相対時間として与
えられている。
このため変化時刻を絶対的な時刻に変換するための計纂
が必要になり、その処理が評価パイプラインのオーバヘ
ンドとなって処理を遅くしていた。
が必要になり、その処理が評価パイプラインのオーバヘ
ンドとなって処理を遅くしていた。
またスケジュール中のイベントを処理した後。
不要となったイベント・データの領域を再使用可能にす
ることが望ましいが、従来の装置ではこの処理に時間が
かかるため、大きな容量のメモリを用意する必要があっ
た。
ることが望ましいが、従来の装置ではこの処理に時間が
かかるため、大きな容量のメモリを用意する必要があっ
た。
本発明は、論理シミュレーシゴン装置におけるメモリの
使用量を最小限に押さえかつ、イベント処理に於けるオ
ーバヘッドを最小にして高速に処理することを目的とし
ている。
使用量を最小限に押さえかつ、イベント処理に於けるオ
ーバヘッドを最小にして高速に処理することを目的とし
ている。
〔R1!を解決するための手段〕
本発明は、イベント・データをスケジュール管理するた
めの時刻管理メモリのアドレスと時刻位置とを対応づけ
、現在時刻からの相対時間が判れば、簡単なアドレス計
算で対応する時刻のアドレスをアクセスできるようにす
る。
めの時刻管理メモリのアドレスと時刻位置とを対応づけ
、現在時刻からの相対時間が判れば、簡単なアドレス計
算で対応する時刻のアドレスをアクセスできるようにす
る。
これにより評価パイプラインは、出力値を変化したゲー
トについて、詳細遅延に基づく変化時刻を計算する必要
がなく、イベント時刻に遅延時間を指定すれば足り、イ
ベント・スケジュール装置は、イベント・データを受は
取ると現在時刻に遅延時間を加算して時刻管理メモリの
アドレスを求め、対応する変化時刻にスケジューリング
することができる。
トについて、詳細遅延に基づく変化時刻を計算する必要
がなく、イベント時刻に遅延時間を指定すれば足り、イ
ベント・スケジュール装置は、イベント・データを受は
取ると現在時刻に遅延時間を加算して時刻管理メモリの
アドレスを求め、対応する変化時刻にスケジューリング
することができる。
第1図は本発明の原理図であり、イベント・スケジュー
リング装置の基本構成を示す。
リング装置の基本構成を示す。
第1図において、3はファンアウト・バイブライン、5
は評価パイプライン、6はイベント・スケジュール装置
である。
は評価パイプライン、6はイベント・スケジュール装置
である。
11は入力イベント・バッファであり、評価パイプライ
ン5から信号線aを経て、スケジュールすべきイベント
・パケットを受は取り蓄えておく。
ン5から信号線aを経て、スケジュールすべきイベント
・パケットを受は取り蓄えておく。
イベント・パケットはイベントをスケジュールすべき時
刻を現時刻から何ユニット時間先にスケジュールするか
を示す相対時刻TIMEと、どのゲートがどの信号値に
変化するかというイベント・データEVENTから構成
される。
刻を現時刻から何ユニット時間先にスケジュールするか
を示す相対時刻TIMEと、どのゲートがどの信号値に
変化するかというイベント・データEVENTから構成
される。
12はイベントをスケジュールすべき時刻を管理する時
刻管理メモリであり、信号線すからイベントを登録すべ
き時刻データを受は取る。
刻管理メモリであり、信号線すからイベントを登録すべ
き時刻データを受は取る。
13は登録すべきイベントを蓄えるイベント・リスト・
メモリである。
メモリである。
14はイベント・リスト・メモリ13内の空領域を管理
する空領域管理回路である。イベント・リスト・メモリ
13が信号線Cから登録すべきイベントを受は取ると、
空領域管理回路14から信号線gにより通知された空領
域にイベントを書き込むと同時に、そのアドレスをeを
通して時刻管理メモリ12に通知する0時刻管理メモリ
12は入力イベント・バッファ11からbを通して受は
取った時刻のイベントの最終リンクとしてこのアドレス
を登録する。
する空領域管理回路である。イベント・リスト・メモリ
13が信号線Cから登録すべきイベントを受は取ると、
空領域管理回路14から信号線gにより通知された空領
域にイベントを書き込むと同時に、そのアドレスをeを
通して時刻管理メモリ12に通知する0時刻管理メモリ
12は入力イベント・バッファ11からbを通して受は
取った時刻のイベントの最終リンクとしてこのアドレス
を登録する。
第1図に示された本発明構成の動作は次のように行われ
る。
る。
入力イベント・バッファ11に評価パイプライン5から
出力されたイベント・パケットが入力されたとき、詳細
遅延の遅延時間に相当する相対時刻TIMEがiであり
、論理シミュレータ5ン装置における現在時刻がnであ
ったとすると、イベントEVENTをスケジュールすべ
き変化時刻はn+1で与えられ1時刻管理メモリ12の
アドレス(n+1)がアクセスされる。アドレス(n+
1)には、イベント・リスト・メモリ13へのポインタ
があり、このポインタ変化時刻n+iに出力値を変化さ
せる。イベントのチェインの先頭と最後の2つのアドレ
スへのポインタAs、Aeを含む。
出力されたイベント・パケットが入力されたとき、詳細
遅延の遅延時間に相当する相対時刻TIMEがiであり
、論理シミュレータ5ン装置における現在時刻がnであ
ったとすると、イベントEVENTをスケジュールすべ
き変化時刻はn+1で与えられ1時刻管理メモリ12の
アドレス(n+1)がアクセスされる。アドレス(n+
1)には、イベント・リスト・メモリ13へのポインタ
があり、このポインタ変化時刻n+iに出力値を変化さ
せる。イベントのチェインの先頭と最後の2つのアドレ
スへのポインタAs、Aeを含む。
一方9人カイベント・バッファ11のEVENTは、空
領域管理回路14により与えられるイベント・リスト・
メモリ13の空領域の1つに格納される。そこでこの格
納アドレスにより時刻管理メモリ12内のポインタAe
を更新し、また空領域管理回路14が管理する空領域か
らこのアドレスを削除する。
領域管理回路14により与えられるイベント・リスト・
メモリ13の空領域の1つに格納される。そこでこの格
納アドレスにより時刻管理メモリ12内のポインタAe
を更新し、また空領域管理回路14が管理する空領域か
らこのアドレスを削除する。
変化時刻における該当するイベントの読み出しは9時刻
管理メモリ12を現在時刻のアドレスでアクセスし、得
られたポインタを用いてイベント・リスト・メモリ13
をアクセスし、イベントのチェインを順次辿って読み出
すことによって行われる。読み出されたイベントは、出
力イベント・バッファ15を介してファンアウト・パイ
プライン3へ出力される。
管理メモリ12を現在時刻のアドレスでアクセスし、得
られたポインタを用いてイベント・リスト・メモリ13
をアクセスし、イベントのチェインを順次辿って読み出
すことによって行われる。読み出されたイベントは、出
力イベント・バッファ15を介してファンアウト・パイ
プライン3へ出力される。
〔実施例〕
第2図ないし第4図を用いて本発明の詳細な説明する。
第2図は、論理シミュレーション装置の実施例構成を示
す。図示された構成は、第5図で説明した従来装置の構
成と基本的な部分は同しであり。
す。図示された構成は、第5図で説明した従来装置の構
成と基本的な部分は同しであり。
そのため第2図では構成要素を第5図と同じ参照番号を
用いて示しである。
用いて示しである。
第2図において、第5図の従来装置と異なっているのは
、第2図の評価パイプライン5が出力値を変化させたゲ
ートを検出するとともにその変化時刻を現在の時刻との
相対時刻TIMEで指定したイベント・パケット5aを
作成してイベント・スケジュール装置6へ送出すること
に、イベント・スケジュール装置6が第1図で説明した
ような独特な構成をもつことである。
、第2図の評価パイプライン5が出力値を変化させたゲ
ートを検出するとともにその変化時刻を現在の時刻との
相対時刻TIMEで指定したイベント・パケット5aを
作成してイベント・スケジュール装置6へ送出すること
に、イベント・スケジュール装置6が第1図で説明した
ような独特な構成をもつことである。
第3図および第4図によりイベント・スケジュール装置
6の実施例の細部を説明する。
6の実施例の細部を説明する。
第3図は時刻管理メモリJ2とイベント・リスト・メモ
リ13の説明図である0時刻管理メモリ12の中には、
現在時刻を示すポインタAと相対時刻を持つレジスタB
がある。時刻管理メモリ12は、各時刻に登録されたイ
ベントのイベント・リスト・メモリ13上の先頭アドレ
ス(FIRST)と最終アドレス(LAST)から構成
される。
リ13の説明図である0時刻管理メモリ12の中には、
現在時刻を示すポインタAと相対時刻を持つレジスタB
がある。時刻管理メモリ12は、各時刻に登録されたイ
ベントのイベント・リスト・メモリ13上の先頭アドレ
ス(FIRST)と最終アドレス(LAST)から構成
される。
現在時刻ポインタAが指すFIRSTの値は信号線dを
通してイベント・リスト・メモリ13に送られる。
通してイベント・リスト・メモリ13に送られる。
イベント・リスト・メモリ13は イベント・データを
蓄えるEVENTと、同一時刻のイベントをリンクする
為のNEXT LINKから構成される。現在時刻の
イベントは、このNEXTLINKをたどって次々と読
み出され、hを通して第1図の出力イベント・バッファ
15に送られる。ここで読み出された領域は再利用可能
であるので、空領域として登録するため、そのFIRS
T及びLASTの値を2 fを通して空領域管理回路1
4に通知する。
蓄えるEVENTと、同一時刻のイベントをリンクする
為のNEXT LINKから構成される。現在時刻の
イベントは、このNEXTLINKをたどって次々と読
み出され、hを通して第1図の出力イベント・バッファ
15に送られる。ここで読み出された領域は再利用可能
であるので、空領域として登録するため、そのFIRS
T及びLASTの値を2 fを通して空領域管理回路1
4に通知する。
第4図は空領域管理回路14の説明図である。
空領域管理回路14は、空領域先頭アドレスCと空領域
最終アドレスDのポインタから構成される。
最終アドレスDのポインタから構成される。
イベント・リスト・メモリ13の全ての空領域は、NE
XT LINKを利用して1つのチェインを構成して
いる。なお、初期状態では、すべてのイベント・リスト
が1つのチェインとなっている。アドレスCはこのチェ
インの先頭を指し5アドレスDは最後を指す。
XT LINKを利用して1つのチェインを構成して
いる。なお、初期状態では、すべてのイベント・リスト
が1つのチェインとなっている。アドレスCはこのチェ
インの先頭を指し5アドレスDは最後を指す。
空き領域の更新は次の様にして行われる。Cの指すNE
XT LINKにFIRSTの値を書く。
XT LINKにFIRSTの値を書く。
DにLASTの値を書く。この2ステツプで完了するが
、これらは並列動作可能であるから、実際は1サイクル
で完了する。
、これらは並列動作可能であるから、実際は1サイクル
で完了する。
イベントの出力が完了すると、第3図の時刻管理メモリ
12における現在時刻のFIRSTとLASTを0クリ
アする。
12における現在時刻のFIRSTとLASTを0クリ
アする。
入力イベントの登録は、以下の様にして行われる。まず
第1図の入力イベント・バッファ11から、bを通して
登録すべき相対時刻TIMEが第3図の時刻管理メモリ
12に通知されると、現在時刻+相対時間が指す時刻管
理メモリ12の内容F IR3T、!:LASTが読み
出される。
第1図の入力イベント・バッファ11から、bを通して
登録すべき相対時刻TIMEが第3図の時刻管理メモリ
12に通知されると、現在時刻+相対時間が指す時刻管
理メモリ12の内容F IR3T、!:LASTが読み
出される。
登録すべきイベントは第1図のCを通してイベント・リ
スト・メモリ13に伝わり2gを通して空領域管理回路
14から通知される空領域アドレスの指すイベント・リ
スト・メモリ13(第3図)のEVENTに書き込まれ
る。このアドレスが指すNEXT LINKには0を
書く。次の処理はFIRSTの値が0の時と0以外のと
きと異なる。
スト・メモリ13に伝わり2gを通して空領域管理回路
14から通知される空領域アドレスの指すイベント・リ
スト・メモリ13(第3図)のEVENTに書き込まれ
る。このアドレスが指すNEXT LINKには0を
書く。次の処理はFIRSTの値が0の時と0以外のと
きと異なる。
FIR3T=O(すなわちその時刻のイベントは以前に
は登録されていない)の場合は2のA十Bが指すFIR
STとLAST両方に、イベントを書いたアドレス(第
1図のeを通してイベント・リ スト・メモリ13から
通知される)を書く。
は登録されていない)の場合は2のA十Bが指すFIR
STとLAST両方に、イベントを書いたアドレス(第
1図のeを通してイベント・リ スト・メモリ13から
通知される)を書く。
FIRSTがOでない場合、まずLASTが指すNEX
T LINKにイベントを書いたアドレスを書く0次
に時刻管理メモリ12のA+Bが指jLAsTに、同し
くイベントを書いたアドレスを書く、第4図の空領域管
理回路のCには2元のCが指していたイベント・リスト
・メモリ13のNEXT LINKの値が書き込まれ
、空領域管理リンクが更新される。
T LINKにイベントを書いたアドレスを書く0次
に時刻管理メモリ12のA+Bが指jLAsTに、同し
くイベントを書いたアドレスを書く、第4図の空領域管
理回路のCには2元のCが指していたイベント・リスト
・メモリ13のNEXT LINKの値が書き込まれ
、空領域管理リンクが更新される。
本実施例装置は次の様に動作する。先ず論理シミュレー
ション装置の時刻が更新されると1時刻管理メモリ12
の現在時刻PTRAがカウントアツプされ、その時刻に
スケジュールされたイベントがイベント・リスト・メモ
リ13から読み出され、iを通して出力される。その量
大カイベント・バッファ11には、aを通して、任意の
相対時刻にスケジュールすべきイベント・パケットが入
力されるが、これらはバッファ11に蓄えられる。イベ
ント・リスト・メモリ13内に現在時刻で出力すべきイ
ベントがなくなると、バ、ッファ11から入力イベント
が取り出され、登録が行われる。
ション装置の時刻が更新されると1時刻管理メモリ12
の現在時刻PTRAがカウントアツプされ、その時刻に
スケジュールされたイベントがイベント・リスト・メモ
リ13から読み出され、iを通して出力される。その量
大カイベント・バッファ11には、aを通して、任意の
相対時刻にスケジュールすべきイベント・パケットが入
力されるが、これらはバッファ11に蓄えられる。イベ
ント・リスト・メモリ13内に現在時刻で出力すべきイ
ベントがなくなると、バ、ッファ11から入力イベント
が取り出され、登録が行われる。
詳細遅延の値は量子化されてモデル化される。
たとえば、 O,1nsecを最小単位として、最大
10On5ecまでの遅延を扱えるようにする為には、
0゜1 n5ecを1ユニット時間と定義し、最大10
00ユニツトの相対時間を扱う必要がある。
10On5ecまでの遅延を扱えるようにする為には、
0゜1 n5ecを1ユニット時間と定義し、最大10
00ユニツトの相対時間を扱う必要がある。
時刻管理メモリ12のアドレスの深さは、この相対時間
の最大値の深さが必要である。またこの値は2のN乗(
Nは整数)に設定する。(たとえば1024) 、現在
時刻ポインタのビット長はNであり1時刻が1ユニット
時間上がるとカウントアツプされるが、MAXまでくる
と0になる(桁あふれは無視)ため、メモリをサイクリ
ックに使用できる。
の最大値の深さが必要である。またこの値は2のN乗(
Nは整数)に設定する。(たとえば1024) 、現在
時刻ポインタのビット長はNであり1時刻が1ユニット
時間上がるとカウントアツプされるが、MAXまでくる
と0になる(桁あふれは無視)ため、メモリをサイクリ
ックに使用できる。
本発明装置を用いることにより、詳細遅延を扱つ論理回
路のダイナミンクシミュレーシッンを少ないメモリ量で
高速に実行できる論理シミュレーション装置を構成する
ことができる。
路のダイナミンクシミュレーシッンを少ないメモリ量で
高速に実行できる論理シミュレーション装置を構成する
ことができる。
第1図は本発明の原理図、第2図は本発明による論理シ
ミュレーション装置の実施例構成図、第3図は時刻管理
メモリとイベント・リスト・メモリの説明図、第4図は
空領域管理回路の説明図。 第5図は従来の論理シえユレーシッン装置の基本構成図
、第6図は論理回路の例を示す説明図、第7図は従来の
イベント・スケジュール装置におけるイベント・データ
の管理方法の説明図である。 第1図中 3:ファンアウト・パイプライン 5:評価パイプライン 6:イベント・スケジュール装置 11:入カイヘント・バッファ 12:時刻管理メモリ 13:イベント・リスト・メモリ 14:空領域管理回路 15:出力イベント・バッファ
ミュレーション装置の実施例構成図、第3図は時刻管理
メモリとイベント・リスト・メモリの説明図、第4図は
空領域管理回路の説明図。 第5図は従来の論理シえユレーシッン装置の基本構成図
、第6図は論理回路の例を示す説明図、第7図は従来の
イベント・スケジュール装置におけるイベント・データ
の管理方法の説明図である。 第1図中 3:ファンアウト・パイプライン 5:評価パイプライン 6:イベント・スケジュール装置 11:入カイヘント・バッファ 12:時刻管理メモリ 13:イベント・リスト・メモリ 14:空領域管理回路 15:出力イベント・バッファ
Claims (1)
- 【特許請求の範囲】 評価対象の論理回路の各論理ゲートのうち与えられた入
力値の変化に対して出力値を変化させる論理ゲートを検
出してその出力値の変化をイベントとし、またそのイベ
ントを有効化する時刻を遅延時間に対応する相対時刻で
指定する評価パイプラインと、 イベントが指定する出力値を変化させた論理ゲートごと
にそのファンアウト先の入力値を変化させる論理ゲート
を検出するファンアウト・パイプラインと、 各ゲートの出力ステート値を記憶するネット・ステータ
ス・メモリと、 評価パイプラインから出力されるイベントを指定された
時刻にスケジューリングし、指定された時刻が到来した
ときそのイベントをファンアウト・パイプラインに供給
するとともに、ネット・ステータス・メモリの値を更新
するイベント・スケジュール装置とをそなえ、 イベント・スケジュール装置には、同一時刻のイベント
・データをチェインにリンクして格納するイベント・リ
スト・メモリと、 時刻対応のアドレスを有して、それらのアドレスにはそ
のアドレス対応の時刻を指定された時刻とするイベント
・リスト・メモリ内のイベントのチェインの先頭および
最終のアドレスがポインタとして格納される時刻管理メ
モリとを設け、評価パイプラインは、イベントの時刻を
遅延時間に基づく相対時刻で指定し、イベント・スケジ
ュール装置は、指定された相対時刻を現在時刻に加算し
て時刻管理メモリのアドレスを得ることを特徴とする論
理シミュレーション装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2069437A JP2951355B2 (ja) | 1990-03-19 | 1990-03-19 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2069437A JP2951355B2 (ja) | 1990-03-19 | 1990-03-19 | 論理シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03269674A true JPH03269674A (ja) | 1991-12-02 |
JP2951355B2 JP2951355B2 (ja) | 1999-09-20 |
Family
ID=13402615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2069437A Expired - Fee Related JP2951355B2 (ja) | 1990-03-19 | 1990-03-19 | 論理シミュレーション装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2951355B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0764961A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | 離散事象型シミュレータイベント管理装置 |
US5418735A (en) * | 1992-11-12 | 1995-05-23 | Fujitsiu Limited | Detection of event-outstripping and glitches in hardware logic simulator |
JPH0863516A (ja) * | 1994-08-22 | 1996-03-08 | Nec Corp | 事象スケジューリング方式 |
CN114841103A (zh) * | 2022-07-01 | 2022-08-02 | 南昌大学 | 门级电路的并行仿真方法、系统、存储介质及设备 |
-
1990
- 1990-03-19 JP JP2069437A patent/JP2951355B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418735A (en) * | 1992-11-12 | 1995-05-23 | Fujitsiu Limited | Detection of event-outstripping and glitches in hardware logic simulator |
JPH0764961A (ja) * | 1993-08-23 | 1995-03-10 | Nec Corp | 離散事象型シミュレータイベント管理装置 |
JPH0863516A (ja) * | 1994-08-22 | 1996-03-08 | Nec Corp | 事象スケジューリング方式 |
CN114841103A (zh) * | 2022-07-01 | 2022-08-02 | 南昌大学 | 门级电路的并行仿真方法、系统、存储介质及设备 |
Also Published As
Publication number | Publication date |
---|---|
JP2951355B2 (ja) | 1999-09-20 |
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Legal Events
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |