JPH03269674A - 論理シミュレーション装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 論理回路の論理ゲート内や配線で生しる個々の信号伝播
遅延を考慮した詳細遅延を扱う論理シミュレーシッン装
置に関し。

ｍｌシミュレーシ５ン装置におけるメモリの使用量を最
小限に押さえかつ、イベント処理に於けるオーバヘッド
を最小にして高速に処理することを目的とし。

評価パイプラインと、ファンアウト・パイプラインと、
イベント・スケジュール装置とをそなえ。

イベント・スケジュール装置には、同一時刻のイベント
・データをチェインにリンクして格納するイベント・リ
スト・メモリと１時刻対応のアドレスを有して、それら
のアドレスにはそのアドレス対応の時刻を指定された時
刻とするイベント・リスト・メモリ内のイベントのチェ
インの先頭および最終のアドレスがポインタとして格納
される時刻管理メモリとを設け、評価パイプラインは。

イベントの時刻を遅延時間に基づく相対時刻で指定し、
イベント・スケジュール装置は、指定された相対時刻を
現在時刻に加纂して時刻管理メモリのアドレスを得るよ
うに構成した。

［産業上の利用分野〕 本発明は、ｖｉ理回路の論理ゲート内や配線で生じる個
々の信号伝播遅延を考慮した詳細遅延を扱う論理シミニ
レ−シラン装置に関し、特に評価を行った各論理ゲート
の出力値を後段の論理ゲートに所定の時刻に伝播させる
ためのイベントのスケジューリング機構に関するもので
ある。

設計した論理回路の詳細なタイミング検証を行うために
、詳細遅延を扱うことのできるダイナミック・シミュレ
ータの必要性が高まっている。

一方、論理回路の大規模化に伴って、汎用計算機上に構
築されたソフトウェア・シミュレータでは膨大な処理時
間がかかるようになってきた。そこで論理シミュレーシ
ョンを高速に実行する専用ハードウェアが開発され、す
でに実用化されている。

しかしこれらの多くは、全ゲートの遅延量を同一とみな
す単一遅延や遅延量を無視する０遅延でシミュレーショ
ンを行うもので、タイミング検証には使用できないもの
である。そして詳細遅延を扱うことのできる装置の場合
も、イベントを任意の時刻にスケジュールするためのイ
ベント・スケジュール装置が複雑になり、メモリも大量
に必要になって、単一遅延を扱うものよりも処理速度は
大幅に低下している。

本発明は特に、少ないメモリ容量で高速のイベント処理
を可能にするイベント・スケジューリング装置を提供す
る。

〔従来の技術〕

第５図に、従来の論理シミュレーシッン装置の基本構成
を示す。図において、１はネット・ステータス・メモリ
、２はニュー・イベント・バッファＮＥＢ、３はファン
アウト・パイプライン、４は評価ゲート・バッファＥＧ
Ｂ、５は評価パイプライン、６はイヘント・スケジュー
ル装置である。

ネット・ステータス・メモリ１は、第６図に例示するよ
うなシミュレーション対象の論理回路を構成する各論理
単位（以下ゲートという）についての状態情報（値）を
保持し、シミュレーション実行にしたがって更新される
。

評価ゲート・バッファＥＧＢ４には、入力値が変化した
ゲートの情報（変化時刻、入力端子、変化値を含む）が
格納されている。

評価パイプライン５は、各ゲートごとにそのファンイン
情報、詳細遅延量、ゲートの論理種別などの情報をもち
、評価ゲート・バッファＥＧＢ　４から時刻ｔに入力値
が変化したゲートの情報を取り出し、その論理状態を評
価して、その結果出力値を変化させるゲートを検出し、
さらに詳細遅延を考慮して出力値の変化時刻ｔ′を算出
してイベント・スケジュール装ｆ６にそのゲートのイベ
ント・データをパケットで出力する。

イヘント・スケジュール装置６は、評価パイプライン５
から出力されるバラバラの変化時刻ｔ′をもった各ゲー
トの出力値変化のイベントを時系列上で整列化して順次
をファンアウト先のゲートに伝播させるためのスケジュ
ーリングを行う。そのためイベント・スケジュール装置
６は、変化時刻ごとに同一時刻に属する各イベント・デ
ータをチェインにつないで、テーブルに格納し２時刻順
に容易に取り出しできるようにスケジュール管理する。

これらのイベント・デー、夕は、ゲート名変化１（旧値
、新値）からなる。

このようにスケジューリングされたイベント・データを
ディスパッチ（発行）するときは、現在時刻ごとに、現
在時刻と一致する変化時刻をもつチェインの各イベント
・データを順に読み出し二ニー・イベント・バッファＮ
ＥＢ２をファンアウト・パイプライン３へ送出する。

二ニー・イベント・バッファＮＥＢ２に入力されたイベ
ント・データは一旦格納され３次に順次読み出されて、
ネット・ステータス・メモリ１の該当するゲートの論理
状態を更新する処理が行われる。

ファンアウト・パイプライン３は、ネット・ステータス
・メモリ１に格納されている論理回路の範囲内でゲート
の接続（ファンアウト）情報を保持しており、入力され
たイベント情報により、出力値を変化させたゲートの出
力につながる全てのゲートとを求めて、評価ゲート・バ
ッファＥＧＢ４に格納する。

以上の動作を各変化時刻について順次連続的に実行し、
全てのゲートについて、評価を行ったとき終了する。

第７図は、従来のイベント・スケジュール装置における
イベント・データの管理方法を示す０図において、７は
変化時刻ごとにイベント・データのチェインのポインタ
を登録する時刻管理メモリ。

８はイベント・データのチェインを格納するイベント・
リスト・メモリ、９は現在時刻ポインタである。

第５図のイベント・スケジュール装置６は、評価パイプ
ライン５からイベント・パケットが入力されると、その
イベント・データの変化時刻が時刻管理メモリ７に登録
されているかどうかを調べ。

登録されていれば、その変化時刻のエントリに格納され
ているポインタにより、イベント・リスト・メモリ８内
の該当するイベント・データのチェインの端を知り、そ
こに新しいイベント情報をつないでスケジュールへの組
み込みを行う、他方。

時刻管理メモリ７に、入力されたイベント・データの変
化時刻と一致する変化時刻を見出せなかった場合には２
時刻管理メモリ７に新しい変化時刻を追加し、またイベ
ント・リスト・メモリ８にイベント・データの新しいチ
ェインを開設してポインタでリンクする。

このようにして変化時刻ごとにスケジューリングされた
イベント・データの読み出しを行う場合は、現在時刻ポ
インタ９に現在の時刻データを設定し、逐次更新してゆ
くとともに、それぞれの現在時刻にスケジューリングさ
れているイベントのチェインを読み出す、このため、現
在時刻ポインタ９の各時刻ごとに時刻管理メモリ７内で
一致する変化時刻をもつエントリを探索し、有ればその
エントリに設定されているイベント、リスト、メモリ８
へのポインタを用いて、イベント・リスト・メモリ８の
該当するチェインをアクセスし、チェイン中の順次のイ
ベント・データを読み出して出力する。これにより、各
現在時刻ごとに同一時刻に出力値が変化する全てのゲー
トの情報を、二ニー・イベント・バッファＮＥＢ２およ
びファンアウト・パイプライン３に供給することができ
る。

〔発明が解決しようとする課題〕

従来のイベント・スケジュール装置では、イベント・デ
ータのチェインが絶対的な変化時刻をキーにして管理さ
れている。そのためゲートの評価を行ってイベントを生
成した場合、そのイベントをスケジューリングする時刻
として絶対的な変化時刻で指定していた。

一方、ゲートの評価における出力値の変化時刻は遅延時
間を考慮して指定されるが、この遅延時間は入力値の変
化時刻（現在時刻に対応する）からの相対時間として与
えられている。

このため変化時刻を絶対的な時刻に変換するための計纂
が必要になり、その処理が評価パイプラインのオーバヘ
ンドとなって処理を遅くしていた。

またスケジュール中のイベントを処理した後。

不要となったイベント・データの領域を再使用可能にす
ることが望ましいが、従来の装置ではこの処理に時間が
かかるため、大きな容量のメモリを用意する必要があっ
た。

本発明は、論理シミュレーシゴン装置におけるメモリの
使用量を最小限に押さえかつ、イベント処理に於けるオ
ーバヘッドを最小にして高速に処理することを目的とし
ている。

〔Ｒ１！を解決するための手段〕 本発明は、イベント・データをスケジュール管理するた
めの時刻管理メモリのアドレスと時刻位置とを対応づけ
、現在時刻からの相対時間が判れば、簡単なアドレス計
算で対応する時刻のアドレスをアクセスできるようにす
る。

これにより評価パイプラインは、出力値を変化したゲー
トについて、詳細遅延に基づく変化時刻を計算する必要
がなく、イベント時刻に遅延時間を指定すれば足り、イ
ベント・スケジュール装置は、イベント・データを受は
取ると現在時刻に遅延時間を加算して時刻管理メモリの
アドレスを求め、対応する変化時刻にスケジューリング
することができる。

第１図は本発明の原理図であり、イベント・スケジュー
リング装置の基本構成を示す。

第１図において、３はファンアウト・バイブライン、５
は評価パイプライン、６はイベント・スケジュール装置
である。

１１は入力イベント・バッファであり、評価パイプライ
ン５から信号線ａを経て、スケジュールすべきイベント
・パケットを受は取り蓄えておく。

イベント・パケットはイベントをスケジュールすべき時
刻を現時刻から何ユニット時間先にスケジュールするか
を示す相対時刻ＴＩＭＥと、どのゲートがどの信号値に
変化するかというイベント・データＥＶＥＮＴから構成
される。

１２はイベントをスケジュールすべき時刻を管理する時
刻管理メモリであり、信号線すからイベントを登録すべ
き時刻データを受は取る。

１３は登録すべきイベントを蓄えるイベント・リスト・
メモリである。

１４はイベント・リスト・メモリ１３内の空領域を管理
する空領域管理回路である。イベント・リスト・メモリ
１３が信号線Ｃから登録すべきイベントを受は取ると、
空領域管理回路１４から信号線ｇにより通知された空領
域にイベントを書き込むと同時に、そのアドレスをｅを
通して時刻管理メモリ１２に通知する０時刻管理メモリ
１２は入力イベント・バッファ１１からｂを通して受は
取った時刻のイベントの最終リンクとしてこのアドレス
を登録する。

〔作　用〕

第１図に示された本発明構成の動作は次のように行われ
る。

入力イベント・バッファ１１に評価パイプライン５から
出力されたイベント・パケットが入力されたとき、詳細
遅延の遅延時間に相当する相対時刻ＴＩＭＥがｉであり
、論理シミュレータ５ン装置における現在時刻がｎであ
ったとすると、イベントＥＶＥＮＴをスケジュールすべ
き変化時刻はｎ＋１で与えられ１時刻管理メモリ１２の
アドレス（ｎ＋１）がアクセスされる。アドレス（ｎ＋
１）には、イベント・リスト・メモリ１３へのポインタ
があり、このポインタ変化時刻ｎ＋ｉに出力値を変化さ
せる。イベントのチェインの先頭と最後の２つのアドレ
スへのポインタＡｓ、Ａｅを含む。

一方９人カイベント・バッファ１１のＥＶＥＮＴは、空
領域管理回路１４により与えられるイベント・リスト・
メモリ１３の空領域の１つに格納される。そこでこの格
納アドレスにより時刻管理メモリ１２内のポインタＡｅ
を更新し、また空領域管理回路１４が管理する空領域か
らこのアドレスを削除する。

変化時刻における該当するイベントの読み出しは９時刻
管理メモリ１２を現在時刻のアドレスでアクセスし、得
られたポインタを用いてイベント・リスト・メモリ１３
をアクセスし、イベントのチェインを順次辿って読み出
すことによって行われる。読み出されたイベントは、出
力イベント・バッファ１５を介してファンアウト・パイ
プライン３へ出力される。

〔実施例〕 第２図ないし第４図を用いて本発明の詳細な説明する。

第２図は、論理シミュレーション装置の実施例構成を示
す。図示された構成は、第５図で説明した従来装置の構
成と基本的な部分は同しであり。

そのため第２図では構成要素を第５図と同じ参照番号を
用いて示しである。

第２図において、第５図の従来装置と異なっているのは
、第２図の評価パイプライン５が出力値を変化させたゲ
ートを検出するとともにその変化時刻を現在の時刻との
相対時刻ＴＩＭＥで指定したイベント・パケット５ａを
作成してイベント・スケジュール装置６へ送出すること
に、イベント・スケジュール装置６が第１図で説明した
ような独特な構成をもつことである。

第３図および第４図によりイベント・スケジュール装置
６の実施例の細部を説明する。

第３図は時刻管理メモリＪ２とイベント・リスト・メモ
リ１３の説明図である０時刻管理メモリ１２の中には、
現在時刻を示すポインタＡと相対時刻を持つレジスタＢ
がある。時刻管理メモリ１２は、各時刻に登録されたイ
ベントのイベント・リスト・メモリ１３上の先頭アドレ
ス（ＦＩＲＳＴ）と最終アドレス（ＬＡＳＴ）から構成
される。

現在時刻ポインタＡが指すＦＩＲＳＴの値は信号線ｄを
通してイベント・リスト・メモリ１３に送られる。

イベント・リスト・メモリ１３は　イベント・データを
蓄えるＥＶＥＮＴと、同一時刻のイベントをリンクする
為のＮＥＸＴ　　ＬＩＮＫから構成される。現在時刻の
イベントは、このＮＥＸＴＬＩＮＫをたどって次々と読
み出され、ｈを通して第１図の出力イベント・バッファ
１５に送られる。ここで読み出された領域は再利用可能
であるので、空領域として登録するため、そのＦＩＲＳ
Ｔ及びＬＡＳＴの値を２　ｆを通して空領域管理回路１
４に通知する。

第４図は空領域管理回路１４の説明図である。

空領域管理回路１４は、空領域先頭アドレスＣと空領域
最終アドレスＤのポインタから構成される。

イベント・リスト・メモリ１３の全ての空領域は、ＮＥ
ＸＴ　　ＬＩＮＫを利用して１つのチェインを構成して
いる。なお、初期状態では、すべてのイベント・リスト
が１つのチェインとなっている。アドレスＣはこのチェ
インの先頭を指し５アドレスＤは最後を指す。

空き領域の更新は次の様にして行われる。Ｃの指すＮＥ
ＸＴ　　ＬＩＮＫにＦＩＲＳＴの値を書く。

ＤにＬＡＳＴの値を書く。この２ステツプで完了するが
、これらは並列動作可能であるから、実際は１サイクル
で完了する。

イベントの出力が完了すると、第３図の時刻管理メモリ
１２における現在時刻のＦＩＲＳＴとＬＡＳＴを０クリ
アする。

入力イベントの登録は、以下の様にして行われる。まず
第１図の入力イベント・バッファ１１から、ｂを通して
登録すべき相対時刻ＴＩＭＥが第３図の時刻管理メモリ
１２に通知されると、現在時刻＋相対時間が指す時刻管
理メモリ１２の内容Ｆ　ＩＲ３Ｔ、！：ＬＡＳＴが読み
出される。

登録すべきイベントは第１図のＣを通してイベント・リ
スト・メモリ１３に伝わり２ｇを通して空領域管理回路
１４から通知される空領域アドレスの指すイベント・リ
スト・メモリ１３（第３図）のＥＶＥＮＴに書き込まれ
る。このアドレスが指すＮＥＸＴ　　ＬＩＮＫには０を
書く。次の処理はＦＩＲＳＴの値が０の時と０以外のと
きと異なる。

ＦＩＲ３Ｔ＝Ｏ（すなわちその時刻のイベントは以前に
は登録されていない）の場合は２のＡ十Ｂが指すＦＩＲ
ＳＴとＬＡＳＴ両方に、イベントを書いたアドレス（第
１図のｅを通してイベント・リ　スト・メモリ１３から
通知される）を書く。

ＦＩＲＳＴがＯでない場合、まずＬＡＳＴが指すＮＥＸ
Ｔ　　ＬＩＮＫにイベントを書いたアドレスを書く０次
に時刻管理メモリ１２のＡ＋Ｂが指ｊＬＡｓＴに、同し
くイベントを書いたアドレスを書く、第４図の空領域管
理回路のＣには２元のＣが指していたイベント・リスト
・メモリ１３のＮＥＸＴ　　ＬＩＮＫの値が書き込まれ
、空領域管理リンクが更新される。

本実施例装置は次の様に動作する。先ず論理シミュレー
ション装置の時刻が更新されると１時刻管理メモリ１２
の現在時刻ＰＴＲＡがカウントアツプされ、その時刻に
スケジュールされたイベントがイベント・リスト・メモ
リ１３から読み出され、ｉを通して出力される。その量
大カイベント・バッファ１１には、ａを通して、任意の
相対時刻にスケジュールすべきイベント・パケットが入
力されるが、これらはバッファ１１に蓄えられる。イベ
ント・リスト・メモリ１３内に現在時刻で出力すべきイ
ベントがなくなると、バ、ッファ１１から入力イベント
が取り出され、登録が行われる。

詳細遅延の値は量子化されてモデル化される。

たとえば、　　Ｏ，１ｎｓｅｃを最小単位として、最大
１０Ｏｎ５ｅｃまでの遅延を扱えるようにする為には、
０゜１　ｎ５ｅｃを１ユニット時間と定義し、最大１０
００ユニツトの相対時間を扱う必要がある。

時刻管理メモリ１２のアドレスの深さは、この相対時間
の最大値の深さが必要である。またこの値は２のＮ乗（
Ｎは整数）に設定する。（たとえば１０２４）　、現在
時刻ポインタのビット長はＮであり１時刻が１ユニット
時間上がるとカウントアツプされるが、ＭＡＸまでくる
と０になる（桁あふれは無視）ため、メモリをサイクリ
ックに使用できる。

〔発明の効果〕

本発明装置を用いることにより、詳細遅延を扱つ論理回
路のダイナミンクシミュレーシッンを少ないメモリ量で
高速に実行できる論理シミュレーション装置を構成する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明による論理シ
ミュレーション装置の実施例構成図、第３図は時刻管理
メモリとイベント・リスト・メモリの説明図、第４図は
空領域管理回路の説明図。 第５図は従来の論理シえユレーシッン装置の基本構成図
、第６図は論理回路の例を示す説明図、第７図は従来の
イベント・スケジュール装置におけるイベント・データ
の管理方法の説明図である。 第１図中 ３：ファンアウト・パイプライン ５：評価パイプライン ６：イベント・スケジュール装置 １１：入カイヘント・バッファ １２：時刻管理メモリ １３：イベント・リスト・メモリ １４：空領域管理回路 １５：出力イベント・バッファ

Claims (1)

1. 【特許請求の範囲】 評価対象の論理回路の各論理ゲートのうち与えられた入
   力値の変化に対して出力値を変化させる論理ゲートを検
   出してその出力値の変化をイベントとし、またそのイベ
   ントを有効化する時刻を遅延時間に対応する相対時刻で
   指定する評価パイプラインと、 イベントが指定する出力値を変化させた論理ゲートごと
   にそのファンアウト先の入力値を変化させる論理ゲート
   を検出するファンアウト・パイプラインと、 各ゲートの出力ステート値を記憶するネット・ステータ
   ス・メモリと、 評価パイプラインから出力されるイベントを指定された
   時刻にスケジューリングし、指定された時刻が到来した
   ときそのイベントをファンアウト・パイプラインに供給
   するとともに、ネット・ステータス・メモリの値を更新
   するイベント・スケジュール装置とをそなえ、 イベント・スケジュール装置には、同一時刻のイベント
   ・データをチェインにリンクして格納するイベント・リ
   スト・メモリと、 時刻対応のアドレスを有して、それらのアドレスにはそ
   のアドレス対応の時刻を指定された時刻とするイベント
   ・リスト・メモリ内のイベントのチェインの先頭および
   最終のアドレスがポインタとして格納される時刻管理メ
   モリとを設け、評価パイプラインは、イベントの時刻を
   遅延時間に基づく相対時刻で指定し、イベント・スケジ
   ュール装置は、指定された相対時刻を現在時刻に加算し
   て時刻管理メモリのアドレスを得ることを特徴とする論
   理シミュレーション装置。