JPS593652A - ハ−ド論理シミユレ−タ装置 - Google Patents
ハ−ド論理シミユレ−タ装置Info
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- JPS593652A JPS593652A JP57113320A JP11332082A JPS593652A JP S593652 A JPS593652 A JP S593652A JP 57113320 A JP57113320 A JP 57113320A JP 11332082 A JP11332082 A JP 11332082A JP S593652 A JPS593652 A JP S593652A
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- Japan
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- memory
- gate
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はハード論理シミュレータ装置、特に多数のゲー
トの組合せからなる論理装置の動作のシミュレートを専
用のノ・−ドウエアによって処理することを可能とした
ノ・−ド論理シミュレータ装置に関するものである０ （２）背景と問題点 例えばＬＳＴなどの多数のゲートを有する新たな論理装
置を設計した場合には、その設計された論理装置が正常
に動作するかどうか、また所望の機能を有しているかど
うかなどのチェックのために、実際に製造する前にコン
ピュータ上でその論理装置の動作をシミュレート（模擬
）することが行われている。従来、この論理シミュレー
ションは、ソフトウェアによるプログラムによって、各
ゲートに対する入力の変化（以下、イベントという）に
より、ゲートの出力の信号線（以下、ネットという）の
状態がどう変化するかを、順次演算し、求めていくよう
にして行われていた。しかし、汎用のコンピュータを用
いてソフトウェアで処理していゝく場合、各ネットの状
態変化を並列的に処理して求めることはできず、遂次、
命令を７エツチしては１命令ずつ実行して処理するよう
にされるため、シミュレートに非常に長い処理時間を要
するという問題があった。特に、近年のように論理装置
の多機能化、集積化が進んでくると、上記処理時間の問
題は顕著になってきている。
トの組合せからなる論理装置の動作のシミュレートを専
用のノ・−ドウエアによって処理することを可能とした
ノ・−ド論理シミュレータ装置に関するものである０ （２）背景と問題点 例えばＬＳＴなどの多数のゲートを有する新たな論理装
置を設計した場合には、その設計された論理装置が正常
に動作するかどうか、また所望の機能を有しているかど
うかなどのチェックのために、実際に製造する前にコン
ピュータ上でその論理装置の動作をシミュレート（模擬
）することが行われている。従来、この論理シミュレー
ションは、ソフトウェアによるプログラムによって、各
ゲートに対する入力の変化（以下、イベントという）に
より、ゲートの出力の信号線（以下、ネットという）の
状態がどう変化するかを、順次演算し、求めていくよう
にして行われていた。しかし、汎用のコンピュータを用
いてソフトウェアで処理していゝく場合、各ネットの状
態変化を並列的に処理して求めることはできず、遂次、
命令を７エツチしては１命令ずつ実行して処理するよう
にされるため、シミュレートに非常に長い処理時間を要
するという問題があった。特に、近年のように論理装置
の多機能化、集積化が進んでくると、上記処理時間の問
題は顕著になってきている。
（３）発明の目的
本発明は上記問題点の解決を図り、論理シミュレータの
専用マシンのアーキテクチャを提供し、論理シミュレー
ションに要する処理時間を大幅に向上させることを目的
としている。
専用マシンのアーキテクチャを提供し、論理シミュレー
ションに要する処理時間を大幅に向上させることを目的
としている。
（４） 発明の構成
上記目的達成のため、本発明はシミュレートされる論理
装置の各ゲートの入出力の状態変化などを記憶する各種
メモリへのアクセスを並列化し、処理のパイプライン化
を施すことに着目したもので、本発゛明のノ１−ド論理
シミュレータ装置は、多数のゲートの組合せからなる論
理装置の動作をシミュレートする装置において、少なく
ともイベント・ネットとそのネットの新しい状態とが登
録されるニュー・イベント・メモリと、上記各ゲート対
応にそのゲートの出力状態が記憶される二ニー・ステー
タス・メモリと、上記各ゲート対応にファンアウトのゲ
ート・アドレスが格納されているファンアウト・メモリ
と、上記二ニー・ステータス・メモリの上記各ゲート毎
にそのゲートへの入力状態が格納されるインプット・ベ
クタ・メモリと、上記各ゲートの属性によって定まる相
対値が上記二ニー・ステータス・メモリの上記各ゲート
毎に格納されている辞書アドレス中メモリと、上記イン
プット・ベクタ［株］メモリおよび上記辞書アドレス・
メモリの内容によって定まる位置にそのゲートの新たな
出力状態が定義されている辞書メモリとをそなえ、上記
各メモリは並列的にアクセス可能に構成されるとともに
、上記二ニー・イベント・メモリの内容にもとづいて上
記二ニー・ステータス・メモリおよび上記ファンアウト
・メモリの参照がなされ、上記インフット・ベクタ勢メ
モリの内容が上記ニュー・ステータス・メそりおよび上
記ファンアウト・メモリの情報によって更新されるよう
構成され、上記インプット・ベクタ・メモリおよび対応
する上記辞書アドレス・メモリの内容によって決定され
る上記辞書メモリの内容が、新たなゲート出力となるよ
うにしてシミュレートするよ−うに構成されたことを特
徴としている。以下図面を参照しつつ実施例にもとづい
て説明する。
装置の各ゲートの入出力の状態変化などを記憶する各種
メモリへのアクセスを並列化し、処理のパイプライン化
を施すことに着目したもので、本発゛明のノ１−ド論理
シミュレータ装置は、多数のゲートの組合せからなる論
理装置の動作をシミュレートする装置において、少なく
ともイベント・ネットとそのネットの新しい状態とが登
録されるニュー・イベント・メモリと、上記各ゲート対
応にそのゲートの出力状態が記憶される二ニー・ステー
タス・メモリと、上記各ゲート対応にファンアウトのゲ
ート・アドレスが格納されているファンアウト・メモリ
と、上記二ニー・ステータス・メモリの上記各ゲート毎
にそのゲートへの入力状態が格納されるインプット・ベ
クタ・メモリと、上記各ゲートの属性によって定まる相
対値が上記二ニー・ステータス・メモリの上記各ゲート
毎に格納されている辞書アドレス中メモリと、上記イン
プット・ベクタ［株］メモリおよび上記辞書アドレス・
メモリの内容によって定まる位置にそのゲートの新たな
出力状態が定義されている辞書メモリとをそなえ、上記
各メモリは並列的にアクセス可能に構成されるとともに
、上記二ニー・イベント・メモリの内容にもとづいて上
記二ニー・ステータス・メモリおよび上記ファンアウト
・メモリの参照がなされ、上記インフット・ベクタ勢メ
モリの内容が上記ニュー・ステータス・メそりおよび上
記ファンアウト・メモリの情報によって更新されるよう
構成され、上記インプット・ベクタ・メモリおよび対応
する上記辞書アドレス・メモリの内容によって決定され
る上記辞書メモリの内容が、新たなゲート出力となるよ
うにしてシミュレートするよ−うに構成されたことを特
徴としている。以下図面を参照しつつ実施例にもとづい
て説明する。
（５）発明の実施例
第１図は本発明の一実施例の論理データ構造説明図、第
２図および第３図は第１図図示データ構造を説明するた
めの図、第４図は本発明の一実施例構成ブロック図、第
５図ないし第８図は本発明の一実施例動作説明図を示す
。
２図および第３図は第１図図示データ構造を説明するた
めの図、第４図は本発明の一実施例構成ブロック図、第
５図ないし第８図は本発明の一実施例動作説明図を示す
。
図中、１は二ニー・イベント・メモリ（ＮＥＭ）２およ
び３はレジスタ、４はニュー・ステータス・メモリ（Ｎ
ＳＭ）、５はインプット・ベクタ・メモリ（ＩＶＭ）、
６はノット・メモリ（ＮＯＴ）７は辞書アドレス・メモ
！、１（ＢＥＡ）、８は加算器、９１ｄ辞書メ−Ｅ リ
（ＥＶＭ ）、１０１ｄ７７ン７ウト・ポインタ・メモ
リ（ＦＯＰ）、ｌｉはファンアウト・メモリ（ＦＯＭ）
、１２はイベント・ゲート・バッファ（ＥＧＢ）、１３
および１４はレジスタを表わす。第２図および第３図中
、１６および１７はゲートを表わす。また第４図中、２
０ないし３２はレジスタ、３３ないし３４は排他的論理
和（ＦＯＲ）回路を表わす。
び３はレジスタ、４はニュー・ステータス・メモリ（Ｎ
ＳＭ）、５はインプット・ベクタ・メモリ（ＩＶＭ）、
６はノット・メモリ（ＮＯＴ）７は辞書アドレス・メモ
！、１（ＢＥＡ）、８は加算器、９１ｄ辞書メ−Ｅ リ
（ＥＶＭ ）、１０１ｄ７７ン７ウト・ポインタ・メモ
リ（ＦＯＰ）、ｌｉはファンアウト・メモリ（ＦＯＭ）
、１２はイベント・ゲート・バッファ（ＥＧＢ）、１３
および１４はレジスタを表わす。第２図および第３図中
、１６および１７はゲートを表わす。また第４図中、２
０ないし３２はレジスタ、３３ないし３４は排他的論理
和（ＦＯＲ）回路を表わす。
第１図において、ＮＥＭＩ、Ｎ５Ｍ４．ＩＶＭ５、Ｎ０
Ｔ６．ＢＥＡ７．ＥＶＭ９．ＦＯＰＩ（Ｊ。
Ｔ６．ＢＥＡ７．ＥＶＭ９．ＦＯＰＩ（Ｊ。
ＦＯＭｌ １などの各メモリは、向えばランダム・アク
セスφメモリ（ＲＡＭ）で構成される。
セスφメモリ（ＲＡＭ）で構成される。
ＮＥＭＩＵ、イベント・ネットすなわち状態変化があっ
た信号線に関するゲート情報とその新しい状態情報とが
対応づけられて登録されるメモリであるＯ例えば、ゲー
ト数が最大４０９６個まで処理可能であるとすると、イ
ベント・ネットのエリアは１２ピツトを単位として最大
イベント数（向えば１０２４個）分用量される。各ネッ
トの状態はｒＯＪ（Ｌレベル）の状態、ｒｌＪ（Ｈレベ
ル）の状態、ｒＸＪ（ｒｌＪか「０」か定まらない）状
態、または「２」（）・イ・インピーダンス）の状態の
いずれかをとるので、各々２ビツトで表わされる。現在
アクティブなイベント−ネットの先頭アドレス（Ｎｈｅ
ａｄ ）は、レジスタ２によって示され、最終アドレス
（Ｎｔａｉｌ）は、レジスタ３によって示される。
た信号線に関するゲート情報とその新しい状態情報とが
対応づけられて登録されるメモリであるＯ例えば、ゲー
ト数が最大４０９６個まで処理可能であるとすると、イ
ベント・ネットのエリアは１２ピツトを単位として最大
イベント数（向えば１０２４個）分用量される。各ネッ
トの状態はｒＯＪ（Ｌレベル）の状態、ｒｌＪ（Ｈレベ
ル）の状態、ｒＸＪ（ｒｌＪか「０」か定まらない）状
態、または「２」（）・イ・インピーダンス）の状態の
いずれかをとるので、各々２ビツトで表わされる。現在
アクティブなイベント−ネットの先頭アドレス（Ｎｈｅ
ａｄ ）は、レジスタ２によって示され、最終アドレス
（Ｎｔａｉｌ）は、レジスタ３によって示される。
Ｎ５Ｍ４は、シュミレーションの対象となっている論理
装置の全ゲートの状態を記憶し保持するメモリである。
装置の全ゲートの状態を記憶し保持するメモリである。
任意に付与されたゲート番号、の順に２ピツトずつ割当
てられ、谷ゲートの出力状態を示す。ＩＶＭ５は、Ｎ５
Ｍ４に示される各ゲートに対応して、その各ゲートへの
入力状態が格納されるメモリである。各ゲートへの入力
が７人力まで可能であるとすると、各々１４（＝７Ｘ２
）ビット用意される。
てられ、谷ゲートの出力状態を示す。ＩＶＭ５は、Ｎ５
Ｍ４に示される各ゲートに対応して、その各ゲートへの
入力状態が格納されるメモリである。各ゲートへの入力
が７人力まで可能であるとすると、各々１４（＝７Ｘ２
）ビット用意される。
Ｎ０Ｔ６は、後に説明するＥＶＭ９に？半分に節約する
ために、各ゲート対応に１ビツトずつ設けられるメモリ
である。例えば、第３図（イ）図示のゲート１７の入力
と第３図←）図示のゲート１７′の入力とが同じであれ
ば、それらの出力は必ず反転した関係にあるような場合
、すなわち例えばＡＮＤゲートとＮＡＮＤゲートのよう
な関係にある場合に、一方の出力状態値のみをＥＶＭ９
に定義しておくためのものである。Ｎ０Ｔ６の値が「０
」である場合にはＥＶＭ９の内容はそのまオ利用され、
Ｎ０Ｔ６の値が「１」である場合には、ＥＶＭ９の内容
は反転して利用される。
ために、各ゲート対応に１ビツトずつ設けられるメモリ
である。例えば、第３図（イ）図示のゲート１７の入力
と第３図←）図示のゲート１７′の入力とが同じであれ
ば、それらの出力は必ず反転した関係にあるような場合
、すなわち例えばＡＮＤゲートとＮＡＮＤゲートのよう
な関係にある場合に、一方の出力状態値のみをＥＶＭ９
に定義しておくためのものである。Ｎ０Ｔ６の値が「０
」である場合にはＥＶＭ９の内容はそのまオ利用され、
Ｎ０Ｔ６の値が「１」である場合には、ＥＶＭ９の内容
は反転して利用される。
ＢＥＡ７は、各ゲート毎にそのゲートの属性によって定
まるアドレス値が格納されているメモリであって、その
アドレス値はＥＶＭ９についてのそのゲートのすべての
出力状態値が格納されている領域の先頭アドレスを示す
。
まるアドレス値が格納されているメモリであって、その
アドレス値はＥＶＭ９についてのそのゲートのすべての
出力状態値が格納されている領域の先頭アドレスを示す
。
ＥＶＭ９＋″ｔ１ゲートの属性毎に各ゲートへの入力に
よって定まる出力状態を定義したメモリであって、各ゲ
ートに対応するＢＥＡ７の内容とＩＶＭ５の内容とが、
加算器８によって加算され、その出力結果によって求ま
るアドレスはよって参照されるようになっている誂ので
ある０ ＦＯＰＩＯは、Ｎ５Ｍ４の各ゲートに対応してそのゲー
トの出力光のゲート情報が格納されたＦＯＭＩ ｌ内の
アドレスを保持してポイントするメモリである。ＦＯＭ
Ｉ １は、ＦＯＰＩＯによって参照されるＯＦＯＭｔｌ
には、各ゲート毎にそのゲートのファンアウトとなるゲ
ートについてのゲート・アドレス、すなわちＮ５Ｍ４に
おけるゲート番号と、出力が出力光ゲートのどの入力端
子に入力されるかの入力ｉｆ号情報とが格納されている
。この入力番号情報は、ＩＶＭ５のビット位置に対応し
ているものである０各ゲートのファンアウトの平均値が
例えば「３」であるとすると、ゲート数の３倍のエン）
ＩＪが設けられ、１２．２８８個（＝４０９６Ｘ３）
のエントリが用意される。
よって定まる出力状態を定義したメモリであって、各ゲ
ートに対応するＢＥＡ７の内容とＩＶＭ５の内容とが、
加算器８によって加算され、その出力結果によって求ま
るアドレスはよって参照されるようになっている誂ので
ある０ ＦＯＰＩＯは、Ｎ５Ｍ４の各ゲートに対応してそのゲー
トの出力光のゲート情報が格納されたＦＯＭＩ ｌ内の
アドレスを保持してポイントするメモリである。ＦＯＭ
Ｉ １は、ＦＯＰＩＯによって参照されるＯＦＯＭｔｌ
には、各ゲート毎にそのゲートのファンアウトとなるゲ
ートについてのゲート・アドレス、すなわちＮ５Ｍ４に
おけるゲート番号と、出力が出力光ゲートのどの入力端
子に入力されるかの入力ｉｆ号情報とが格納されている
。この入力番号情報は、ＩＶＭ５のビット位置に対応し
ているものである０各ゲートのファンアウトの平均値が
例えば「３」であるとすると、ゲート数の３倍のエン）
ＩＪが設けられ、１２．２８８個（＝４０９６Ｘ３）
のエントリが用意される。
１個のゲートについてのファンアウトの終りは、洛エン
トリの先頭１ビツトのチェック・ビットによって示され
る０このビットが「１」である場合には、終りを示す０
例えば、第２図図示の如きゲート接続がなされている場
合、ゲート１６のファンアウトＩｄ４であり、その出力
光のゲート争アドレスは、ＦＯＰＩＯからポイントされ
るＦＯＭｌｌによって認知できるようにされる。例えば
３番目の出力グー）１７Ｃについてみると、ゲート１６
の出力はグー）１７Ｃの第２番目の入力端子に入力され
ることがＦＯＭＩ １によってわかる０ＥＧＢ１２は、
ＦＯＭＩＩが第１の処理７エーズで参照された場合に、
処理の対象となったゲート情報をＦＯＭＩＩからコピー
して、第２の処理７エーズで用いるために記憶するメモ
リである。記憶された有効なゲート・アドレスの先頭お
よび最終Ｑ位置は、それぞれレジスタ１３およびレジス
タ１４によって示される。
トリの先頭１ビツトのチェック・ビットによって示され
る０このビットが「１」である場合には、終りを示す０
例えば、第２図図示の如きゲート接続がなされている場
合、ゲート１６のファンアウトＩｄ４であり、その出力
光のゲート争アドレスは、ＦＯＰＩＯからポイントされ
るＦＯＭｌｌによって認知できるようにされる。例えば
３番目の出力グー）１７Ｃについてみると、ゲート１６
の出力はグー）１７Ｃの第２番目の入力端子に入力され
ることがＦＯＭＩ １によってわかる０ＥＧＢ１２は、
ＦＯＭＩＩが第１の処理７エーズで参照された場合に、
処理の対象となったゲート情報をＦＯＭＩＩからコピー
して、第２の処理７エーズで用いるために記憶するメモ
リである。記憶された有効なゲート・アドレスの先頭お
よび最終Ｑ位置は、それぞれレジスタ１３およびレジス
タ１４によって示される。
全体のブロック構成は第４図図示の如くになる。
第４図において、シミュレーションの開始ハ、ま−ｊ’
ＮＥＭ１のイベント・ネットをポイントするレジスタ２
およびレジスタ３の内容によるＮＥＭＩの参照によって
行われるｏＮＥＭｌに格納されたイベント・ネットおよ
びそのネットに与えられた状態値は、それぞれレジスタ
２０およびレジスタ２１に読み出される。レジスタ２０
の内容によってＦＯＰＩＯが参照されるとともに、Ｎ５
Ｍ４がアクセスされ、その対応するゲートの出力状態と
して、レジスタ２１の内容がＮ５Ｍ４に設定される０ ＦＯＰＩＯの内容が「０」であるときには、ファンアウ
トはないことを示すが、通常はいくつかのファンアウト
が存在するので、その内容はレジスタ２２に読み出され
て、ＦＯＭＩＩが参照される。ＦＯＭＩＩの内容である
チェック・ビットはレジスタ２３に、入力誉号はレジス
タ２４に、ゲート・アドレスはレジスタ２５にセットさ
れることになる。レジスタ２５にセットされたゲート情
報は、後のアクセスのために、レジスタ１４の内容に「
１」加算された後にＥＧＢｌ２に記憶される。
ＮＥＭ１のイベント・ネットをポイントするレジスタ２
およびレジスタ３の内容によるＮＥＭＩの参照によって
行われるｏＮＥＭｌに格納されたイベント・ネットおよ
びそのネットに与えられた状態値は、それぞれレジスタ
２０およびレジスタ２１に読み出される。レジスタ２０
の内容によってＦＯＰＩＯが参照されるとともに、Ｎ５
Ｍ４がアクセスされ、その対応するゲートの出力状態と
して、レジスタ２１の内容がＮ５Ｍ４に設定される０ ＦＯＰＩＯの内容が「０」であるときには、ファンアウ
トはないことを示すが、通常はいくつかのファンアウト
が存在するので、その内容はレジスタ２２に読み出され
て、ＦＯＭＩＩが参照される。ＦＯＭＩＩの内容である
チェック・ビットはレジスタ２３に、入力誉号はレジス
タ２４に、ゲート・アドレスはレジスタ２５にセットさ
れることになる。レジスタ２５にセットされたゲート情
報は、後のアクセスのために、レジスタ１４の内容に「
１」加算された後にＥＧＢｌ２に記憶される。
報がセットされる。このときレジスタ２３の内容すなわ
ちチェック・ヒツトがＯであれば、レジスタ２２に「１
」加算され、同様にＦＯＭＩ １が参照され、チェック
・ビットが「１」になって、すべてのファンアウトの処
理が終了するまでの処理が繰返される。なお、レジスタ
２３のチェックψビットが１になった段階で、次のイベ
ント・ネットの処理が開始され、同様に差動処理によっ
て処理される。
ちチェック・ヒツトがＯであれば、レジスタ２２に「１
」加算され、同様にＦＯＭＩ １が参照され、チェック
・ビットが「１」になって、すべてのファンアウトの処
理が終了するまでの処理が繰返される。なお、レジスタ
２３のチェックψビットが１になった段階で、次のイベ
ント・ネットの処理が開始され、同様に差動処理によっ
て処理される。
上記処理終了後に、ＥＧＢｌ２に記憶されたゲート・ア
ドレスが先頭を示すように初期設定されたレジスタ１３
からのポイントによって順次レジスタ２５に読み出され
る。レジスタ２５の内容によ゛つてＩ Ｖ Ｍ 、５の
内容がレジスタ２７に読み出され、また対応するＢＥＡ
７のり内容がレジスタ２６に読み出される。また、レジ
スタ２５によって対応スるＮ５Ｍ４の内容がレジスタ２
９に読み出されるとともに、レジスタ２５の内容はレジ
スタ３２−１に転送される。
ドレスが先頭を示すように初期設定されたレジスタ１３
からのポイントによって順次レジスタ２５に読み出され
る。レジスタ２５の内容によ゛つてＩ Ｖ Ｍ 、５の
内容がレジスタ２７に読み出され、また対応するＢＥＡ
７のり内容がレジスタ２６に読み出される。また、レジ
スタ２５によって対応スるＮ５Ｍ４の内容がレジスタ２
９に読み出されるとともに、レジスタ２５の内容はレジ
スタ３２−１に転送される。
次にレジスタ２６とレジスタ２７の内容とが、加算器８
によって加算され、結果がレジスタ２８にセットされる
。そのときに、レジスタ３２−１の内容はレジスタ３２
−２に転送されるＯレジスタ３２−１ないしレジスタ３
２−５は、並列処理の同期をとるためのものである。以
下各タイミング毎に内容が順次レジスタ３２−２からレ
ジスタ３２−５まで転送されることになる０ レジスタ２８の内容によってＥＶＭ９が参照され、現在
処理対象のゲートの新たな出力状態が決定される。なお
、Ｎ０Ｔ６が「１」を示していれば、ＦＯＲ回路３４に
よって結果が反転するようにされ、結果はレジスタ２１
に設定される。次にレジスタ２１とレジスタ２９の内容
がＦＯＲ回路３３によって比較される。すなわち、Ｎ５
Ｍ４のゲート出力に変化があったかどうか比較され、結
果がレジスタ３０に格納される。一方、レジスタ２１の
内容はレジスタ３１−１へ、レジスタ３２内容に「１」
加算するとともに、レジスタ３２−４の内容をレジスタ
３２−５へ、またレジスタ３１−１の内容をレジスタ３
１−２へ転送する。
によって加算され、結果がレジスタ２８にセットされる
。そのときに、レジスタ３２−１の内容はレジスタ３２
−２に転送されるＯレジスタ３２−１ないしレジスタ３
２−５は、並列処理の同期をとるためのものである。以
下各タイミング毎に内容が順次レジスタ３２−２からレ
ジスタ３２−５まで転送されることになる０ レジスタ２８の内容によってＥＶＭ９が参照され、現在
処理対象のゲートの新たな出力状態が決定される。なお
、Ｎ０Ｔ６が「１」を示していれば、ＦＯＲ回路３４に
よって結果が反転するようにされ、結果はレジスタ２１
に設定される。次にレジスタ２１とレジスタ２９の内容
がＦＯＲ回路３３によって比較される。すなわち、Ｎ５
Ｍ４のゲート出力に変化があったかどうか比較され、結
果がレジスタ３０に格納される。一方、レジスタ２１の
内容はレジスタ３１−１へ、レジスタ３２内容に「１」
加算するとともに、レジスタ３２−４の内容をレジスタ
３２−５へ、またレジスタ３１−１の内容をレジスタ３
１−２へ転送する。
そして、レジスタ３の示すＮＥＭＩの位置にレジスタ３
２−５の内容とレジスタ３１−２の内容とを書き込む。
２−５の内容とレジスタ３１−２の内容とを書き込む。
すなわち、新しいイベント・ネットとその状態とがＮＥ
ＭＩに登録されたことになる０同様にＥＧＢｌ ２に記
憶されたゲートについての処理を繰、返す。さらにＮＥ
ＭＩに新たに登録されたイベント・ネットについても同
様に処理を繰返せは、設計した論理装置が正しく動作し
ているかどうかＮＥＭＩの内容によって容易に判別でき
ることとなる。
ＭＩに登録されたことになる０同様にＥＧＢｌ ２に記
憶されたゲートについての処理を繰、返す。さらにＮＥ
ＭＩに新たに登録されたイベント・ネットについても同
様に処理を繰返せは、設計した論理装置が正しく動作し
ているかどうかＮＥＭＩの内容によって容易に判別でき
ることとなる。
次に第５図を参照して、サイクル・タイムとの関係にお
いて、第１のフェーズについての動作を説明する。
いて、第１のフェーズについての動作を説明する。
（０） 初期設定としてサイクル■では、レジスタ２
およびレジスタ１４に１−１」を設定する。
およびレジスタ１４に１−１」を設定する。
（１） サイクル■でレジスタ２に「１」加算する。
この動作は、レジスタ２３の内容が「０」からと１」に
なるときに開始される。
なるときに開始される。
（：１） サイクル■において、レジスタ２の内容で
示されるＮＥＭＩのイベント・ネットおよびその状態が
レジスタ２０および２１に読み出される。なお、レジス
タ３には予めイベント・ネットの最終位置が格納されて
おシ、該処理はレジスタ２とレジスタ３との値が一致し
ていないときに行われる。
示されるＮＥＭＩのイベント・ネットおよびその状態が
レジスタ２０および２１に読み出される。なお、レジス
タ３には予めイベント・ネットの最終位置が格納されて
おシ、該処理はレジスタ２とレジスタ３との値が一致し
ていないときに行われる。
（＋１０ サイクル■において、レジスタ２０によっ
てＦＯＰＩＯが参照されＦＯＭＩＩのアドレスがレジス
タ２２に読み出される。また、Ｎ５Ｍ４の処理対象のゲ
ートの位置にレジスタ２１の新しい状態情報が書き込ま
！する。レジスタ２３は「０」に設定される。
てＦＯＰＩＯが参照されＦＯＭＩＩのアドレスがレジス
タ２２に読み出される。また、Ｎ５Ｍ４の処理対象のゲ
ートの位置にレジスタ２１の新しい状態情報が書き込ま
！する。レジスタ２３は「０」に設定される。
６ｖ） 次のサイクル■では、レジスタ２２の内容が
「０」でないときに、ＦＯＭｌｌへのアクセスが行われ
、レジスタ２３．２４および２５に対応する情報が読み
出される。レジスタ１４には「１」加算さｔする。
「０」でないときに、ＦＯＭｌｌへのアクセスが行われ
、レジスタ２３．２４および２５に対応する情報が読み
出される。レジスタ１４には「１」加算さｔする。
（ｖ） サイクル■においては、レジスタ２５の”示
すＩＶＭ５の位置にレジスタ２１の内容が書き込まわる
。なお、レジスタ２４の出力はチップ・セレクト信号と
して用いられ、入力端子の位置を決定する。レジスタ１
４の示ずＥＧＢ１２の位置へレジスタ２５の内容が記憶
される。レジスタ２３の値が「０」であわば、レジスタ
２２に「１」加算される。
すＩＶＭ５の位置にレジスタ２１の内容が書き込まわる
。なお、レジスタ２４の出力はチップ・セレクト信号と
して用いられ、入力端子の位置を決定する。レジスタ１
４の示ずＥＧＢ１２の位置へレジスタ２５の内容が記憶
される。レジスタ２３の値が「０」であわば、レジスタ
２２に「１」加算される。
上記処理（ＩＶ）および処理（ψは、レジスタ２３の内
容−が「１」に変化するまで繰返される。なお、レジス
タ２３の内容が「１」に変化すると、処理（１）が開始
され、次のイベント・ネットについての処理が並列的に
行われるようにさねる０すなわち、Ｍ６図図示の如く、
サイクル■、■の処理は、ファンアウトの数だけ繰返さ
れ、最後のものについては、サイクルの、■の処理と並
列的に処理され、処理時間の短縮が行われる。
容−が「１」に変化するまで繰返される。なお、レジス
タ２３の内容が「１」に変化すると、処理（１）が開始
され、次のイベント・ネットについての処理が並列的に
行われるようにさねる０すなわち、Ｍ６図図示の如く、
サイクル■、■の処理は、ファンアウトの数だけ繰返さ
れ、最後のものについては、サイクルの、■の処理と並
列的に処理され、処理時間の短縮が行われる。
次に第７図によって、第２のフェーズについて説明する
。
。
（ｖｌｌ サイクル■において、レジスタ３およびレ
ジスタ１３に「−１」を設定する。７ ＆１） サイクル■でレジスタ１３に「１」加算する
。
ジスタ１３に「−１」を設定する。７ ＆１） サイクル■でレジスタ１３に「１」加算する
。
Ｑｌｌ）次のサイクル■てレジスタ１３とレジスタ１４
の値が一致していないことを条件として、レジスタ１３
の値をもとにＥＧＢ１２の内容がレジスタ２５に読み出
される。レジスタ１３の内容には「ｌ」加算される。
の値が一致していないことを条件として、レジスタ１３
の値をもとにＥＧＢ１２の内容がレジスタ２５に読み出
される。レジスタ１３の内容には「ｌ」加算される。
（Ｉカ サイクル■において、レジスタ２５の内容を
もとに、Ｎ７Ｍ５およびＢＥＡ７の内容がそれぞれレジ
スタ２７およびレジスタ２６に読み出される。また、Ｎ
５Ｍ４の前の状態情報が、レジスタ２９に退避される。
もとに、Ｎ７Ｍ５およびＢＥＡ７の内容がそれぞれレジ
スタ２７およびレジスタ２６に読み出される。また、Ｎ
５Ｍ４の前の状態情報が、レジスタ２９に退避される。
レジスタ２５の内容は、レジスタ３２−１へ転送される
。
。
（２） サイクル■において、レジスタ２７およびレジ
スタ２６の加算が加算器８によって行われ、ＥＶＭ９へ
のアドレスがレジスタ２８に格納される。レジスタ３２
−工の内容はレジスタ３２−２へ転送される。
スタ２６の加算が加算器８によって行われ、ＥＶＭ９へ
のアドレスがレジスタ２８に格納される。レジスタ３２
−工の内容はレジスタ３２−２へ転送される。
（Ｘ） サイクル◎において、ＥＶＭ９が参照され、
新しい出力状態情報がレジスタ２１に設定される。
新しい出力状態情報がレジスタ２１に設定される。
レジスタ３２−２の内容はレジスタ３２−３ヘシフトさ
れる。
れる。
（ＸＯサイクル０では、レジスタ２１とレジスタ２９と
の内容が、ＦＯＲ回路３３で比較され、結果がレジスタ
３０にセットされる。レジスタ２１の内容ハレジスタ３
１−１へ、レジスタ３２−３の内容ハレジスタ３２−４
へシフトされる。
の内容が、ＦＯＲ回路３３で比較され、結果がレジスタ
３０にセットされる。レジスタ２１の内容ハレジスタ３
１−１へ、レジスタ３２−３の内容ハレジスタ３２−４
へシフトされる。
（ｘｌｌｌ） サイクル０において、レジスタ３０の
値が「０」でないときに、レジスタ３の内容が「１」カ
ウント、＋１アツプされ、レジスタ３２−４の内容はレ
ジスタ３２−５へ、レジスタ３１−１の内容はレジスタ
３１−２ヘシントされる。
値が「０」でないときに、レジスタ３の内容が「１」カ
ウント、＋１アツプされ、レジスタ３２−４の内容はレ
ジスタ３２−５へ、レジスタ３１−１の内容はレジスタ
３１−２ヘシントされる。
（ＸｉＶ） サイクル［相］において、レジスタ３の
示すＮ’Ｅ Ｍ １の位置へレジスタ３２−５およびレ
ジスタ３１−２の自答が格納される。
示すＮ’Ｅ Ｍ １の位置へレジスタ３２−５およびレ
ジスタ３１−２の自答が格納される。
ＥＧＢ１２に記憶された次のイベントの処理は第８図図
示の如く、最初のイベントがサイクル■に入った段階で
、処理（ｖｌ）から並列して処理するようにされ、ＥＧ
Ｂ１２に記憶されたすべてのイベントについての処理が
完了するまで、処理（ｖｌ）から処理（ＸＩＶ）までの
処理が繰返される。特に、第２の７エーズにおいては、
並列処理の多重度が大き〈従来ソフトウェアで直列的に
処理していた場合に比べて極めて高速に処理できること
となる。
示の如く、最初のイベントがサイクル■に入った段階で
、処理（ｖｌ）から並列して処理するようにされ、ＥＧ
Ｂ１２に記憶されたすべてのイベントについての処理が
完了するまで、処理（ｖｌ）から処理（ＸＩＶ）までの
処理が繰返される。特に、第２の７エーズにおいては、
並列処理の多重度が大き〈従来ソフトウェアで直列的に
処理していた場合に比べて極めて高速に処理できること
となる。
（６）発明の詳細
な説明した如く本発明によれば、論理シミュレーション
を専用マシンによって極めて高速に実行し、処理するこ
とが可能になる。論理シミュレーションにおいては、処
理の９５％以上はＲＡＭアクセスに費され、処理スピー
ドは素子スピードと処理の並列性に依存することとなる
。ＲＡＭアクセス時間をやや低速な２００＋１秒として
計算すると以下の通りとなる。
を専用マシンによって極めて高速に実行し、処理するこ
とが可能になる。論理シミュレーションにおいては、処
理の９５％以上はＲＡＭアクセスに費され、処理スピー
ドは素子スピードと処理の並列性に依存することとなる
。ＲＡＭアクセス時間をやや低速な２００＋１秒として
計算すると以下の通りとなる。
イベントの数をｅ、平均ファンアウトの数ヲｆとする。
第６図図示の如く、第１のフェーズにおいては、最終フ
ァンアウトのサイクル■、■と、次のゲートのサイクル
■、■とが並列的に処理可能であるので、処理時間Ｔ１
は次の通りになる。
ァンアウトのサイクル■、■と、次のゲートのサイクル
■、■とが並列的に処理可能であるので、処理時間Ｔ１
は次の通りになる。
Ｔ１””１＋（５＋（ｆ−１）Ｘ２−２ ） ｅ＋２＝
ｅ （ｆ ＋ １ ） ＋ ３ また、第２のフェーズにおいては、第８図図示の如く、
サイクル■〜０とサイクル■〜［相］とが、並列に処理
されることとなるので、処理時間Ｔ２は、次のようにな
る。
ｅ （ｆ ＋ １ ） ＋ ３ また、第２のフェーズにおいては、第８図図示の如く、
サイクル■〜０とサイクル■〜［相］とが、並列に処理
されることとなるので、処理時間Ｔ２は、次のようにな
る。
Ｔ２＝ａｅｆ＋５
従って全体の処理時間Ｔは、
Ｔ＝Ｔ１＋Ｔ２ ＝ｅ （ｆ＋１ ）＋３＋３ｅ ｆ＋
５＝ ｅ （４ｆ ＋ １ ） ＋８ となる。
５＝ ｅ （４ｆ ＋ １ ） ＋８ となる。
１イベントについての処理時間は、
Ｔ／ｅ ＝ ４ ｆ＋１＋８／ｅ共４ｆ ＋１となり、
平均ファンアウトの数ｆを３、ＲＡＭアクセス・スピー
ドＱ２００＋１秒とすると、１イベントを処理するのに
、約２．６マイクロ秒かかることＫなる。これは、列え
は大型の汎用コンピュータによって、ソフトウェアで処
理する場合の１０倍の性能に相当し、処理の高速化に大
きな効果を有する。
平均ファンアウトの数ｆを３、ＲＡＭアクセス・スピー
ドＱ２００＋１秒とすると、１イベントを処理するのに
、約２．６マイクロ秒かかることＫなる。これは、列え
は大型の汎用コンピュータによって、ソフトウェアで処
理する場合の１０倍の性能に相当し、処理の高速化に大
きな効果を有する。
第１図は本発明の一実施例の論理データ構造説明図、第
２図および第３図は第１図図示データ構造を説明するた
めの図、第４図は本発明の一笑施しＵ構成ブロック図、
第５図ないし第８図は本発明の一実施例動作説明図を示
す。 図中、１はニュー・イベント・メモリ、４はニュー・ス
テータス慟メモリ、５はインプットφベクク・メモリ、
７は辞書アドレス・メモリ、８は加算器、９は辞書メモ
リ、１１はファンアウト・メモリを表わす。
２図および第３図は第１図図示データ構造を説明するた
めの図、第４図は本発明の一笑施しＵ構成ブロック図、
第５図ないし第８図は本発明の一実施例動作説明図を示
す。 図中、１はニュー・イベント・メモリ、４はニュー・ス
テータス慟メモリ、５はインプットφベクク・メモリ、
７は辞書アドレス・メモリ、８は加算器、９は辞書メモ
リ、１１はファンアウト・メモリを表わす。
Claims (1)
- 多数のゲートの組合せからなる論理装置の動作をシミュ
レートする装置において、少なくともイベント・ネット
とそのネットの新しい状態とが登録されるニュー中イベ
ントーメモリと、上記各ゲート対応にそのゲートの出力
状態が記憶されるニュー・ステータス−メモリと、上記
各ゲート対応にファンアウトのゲート・アドレスが格納
されているファンアウト・メモリと、上記ニューΦステ
ータス・メモリの上記各ゲート毎にそのゲートへの入力
状態が格納されるインプット・ベクタ脅メモリと、上記
各ゲートの属性によって定まる相対値が上記ニュー・ス
テータス・メモリの上記各ケート毎に格納されている辞
書アドレス・メモリと、上記インプット・ベクタ・メモ
リおよび上記辞書アドレス・メモリの内容によって定ま
る位置にそのゲートの新たな出力状態が定義されている
辞書メモリとをそなえ、上記各メモリは並列的にアクセ
ス可能に構成されるとともに、上記二ニー・イベント・
メモリの内容にもとづいて上記ニュー・ステータス・メ
モリおよび上記ファンアウト・メモリの参照がなされ、
上記インプット・ベクタ・メモリの内容が上記ニュー・
ステータス・メモリおよび上記ファンアウト・メモリの
情報によって更新されるよう構成され、上記インプット
・ベクタ・メモリおよび対応する上記辞書アドレス・メ
モリの内容によって決定される上記辞書メモリの内容が
、新たなゲート出力となるようにしてシミュレートする
ように構成されたことを特徴とするハード論理シミュレ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113320A JPS593652A (ja) | 1982-06-30 | 1982-06-30 | ハ−ド論理シミユレ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113320A JPS593652A (ja) | 1982-06-30 | 1982-06-30 | ハ−ド論理シミユレ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593652A true JPS593652A (ja) | 1984-01-10 |
| JPH0458070B2 JPH0458070B2 (ja) | 1992-09-16 |
Family
ID=14609240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113320A Granted JPS593652A (ja) | 1982-06-30 | 1982-06-30 | ハ−ド論理シミユレ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593652A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142040A (ja) * | 1984-08-03 | 1986-02-28 | Nec Corp | 論理シミユレ−タ |
| JPS63124141A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | シミユレ−タ |
| US4942615A (en) * | 1987-02-20 | 1990-07-17 | Fujitsu Limited | Gate processor arrangement for simulation processor system |
| US5245549A (en) * | 1990-01-29 | 1993-09-14 | Fujitsu Limited | Gate addressing system for logic simulation machine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528194A (en) * | 1978-08-21 | 1980-02-28 | Omron Tateisi Electronics Co | Initial program load system |
-
1982
- 1982-06-30 JP JP57113320A patent/JPS593652A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528194A (en) * | 1978-08-21 | 1980-02-28 | Omron Tateisi Electronics Co | Initial program load system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142040A (ja) * | 1984-08-03 | 1986-02-28 | Nec Corp | 論理シミユレ−タ |
| JPH0122652B2 (ja) * | 1984-08-03 | 1989-04-27 | Nippon Electric Co | |
| JPS63124141A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | シミユレ−タ |
| US4942615A (en) * | 1987-02-20 | 1990-07-17 | Fujitsu Limited | Gate processor arrangement for simulation processor system |
| US5245549A (en) * | 1990-01-29 | 1993-09-14 | Fujitsu Limited | Gate addressing system for logic simulation machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0458070B2 (ja) | 1992-09-16 |
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