JP2706101B2 - シミュレーション装置の入出力遅延処理装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 詳細遅延値を用いた論理設計モデルの論理シミュレー
ションを実行するシミュレーション装置の入遅延処理装
置に関し、 論理設計モデルのゲート規模を制限することなく素子
の論理的遅延及び実線路長遅延を含む詳細な入出力遅延
値を考慮した論理シミュレーションの実行を目的とし、 論理設計モデルのネット番号の変化からイベント発生
の将来状態を判定し、イベントの発生したNet値をタグ
（ｔeg）に、現在時刻とメモリから読出した素子の論理
的遅延及び実線路長遅延を考慮した入力及び出力の各遅
延値を加算して将来発生するイベント予測時刻を求め、
イベント予測時刻を時系列的にスケジューリングした後
にイベントメモリに格納し、イベントメモリのイベント
予測時刻を使用して論理シミュレーションを実行するよ
うに構成する。

［産業上の利用分野］ 本発明は、詳細遅延値を用いた論理設計モデルの論理
シミュレーションを実行するシミュレーション装置の入
出力遅延処理装置に関する。

コンピュータ等のハードウェアの論理設計を行なうCA
E（Computer Aided Enginering）の分野においては、作
成された論理設計モデルを検証するためのツールとして
シミュレーション装置が使用されている。

このような論理設計モデルのシミュレーションにあっ
ては、論理設計モデルを構成する素子の種類毎に異なる
論理的入出力遅延値、更に実装時の実線路長に依存した
遅延値を考慮した詳細遅延値を取扱った論理シミュレー
ション及びタイミングシミュレーションが要求される。

［従来技術］ 従来、論理設計モデルの論理シミュレーションを実行
するハードウェア・シミュレータにあっては、第６図に
示すように、論理設計モデルを構成する素子220〜250に
対し入力遅延プリミティブ100〜210を付加し、素子220
〜250の入出力遅延をゼロディレイとして取扱うと共
に、素子の論理的遅延及び実線路長による遅延を遅延プ
リミティブ100〜210の付加により作り出す処理を行なっ
ている。

［発明が解決しようとする問題点］ しかしながら、このような従来の遅延プリミティブの
付加による入出力遅延処理方式にあっては、遅延プリミ
ティブの付加によってシミュレーション対象となる論理
設計モデルの処理ゲート規模が制限される問題がある。

例えばシミュレータが50万ゲート規模の論理設計モデ
ルに対する処理能力を持っていたとしても、遅延プリミ
ティブの付加により例えば25万ゲート規模に半減されて
しまう問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、ゲート規模を制限することなく素子の論理遅延
及び実線路長遅延を含む詳細入出力遅延値を考慮した論
理シミュレーションを可能とするシミュレーション装置
の入出力遅延処理装置を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図であり、同図（ａ）に構
成を、同図（ｂ）に入出力遅延の処理対象となる素子の
一例を、更に同図（ｃ）に入出力遅延処理の内容を示
す。

第１図において、まず、本発明は、論理設計モデルを
対象に詳細遅延値を用いた論理シミュレーション（タイ
ミングシミュレーションを含む）を実行するシミュレー
ション装置を対象とする。

このようなシミュレーション装置について本発明にあ
っては、素子の論理的入力遅延および実線路長遅延を考
慮した入力遅延値（τdi）を格納した入力遅延値記憶部
10と；素子の論理的出力遅延及び実線路長遅延を考慮し
た出力遅延値（τdo）を格納した出力遅延値記憶部12
と；論理設計モデルを構成する素子の論理演算を実行す
ると共に、論理設計モデルにおけるネット値の変化を判
定してイベント状態値を出力する論理演算・イベント判
定部14と；論理演算・イベント判定部14によるイベント
変化の通知を受けた際に、入力遅延記憶部10及び出力遅
延値記憶部12から読出された入力遅延値（τdi）及び出
力遅延値（τdo）を現在時刻（tc）に加算して将来発生
するイベント予測時刻（tf）を演算する遅延値演算部16
と；遅延値演算部16で順次演算された複数のイベント予
測時刻（tf）に対する時系列的なスケジューリングを行
なうイベントスケジューリング部18と；イベントスケジ
ューリング部18でスケジューリングされたイベント予測
時刻（tf）を格納するイベント記憶部20と；を備え、イ
ベント記憶部20に格納された素子の論理的遅延及び実線
路長遅延を考慮した入出力遅延値に基づくイベント予測
時刻を使用して論理設計モデルの論理シミュレーション
を実行するように構成する。

また入力遅延値記憶部10及び出力遅延値記憶部12のそ
れぞれには、発生イベントの立上り変化及び立下り変化
に対応した遅延値が個別に格納されている。

更に、素子の複数入力ラインに対する同時イベントの
発生が判定された時には、例えば４入力１出力プリミテ
ィブでは、遅延値演算部16は、各入力ライン毎に入力遅
延値（τdi1〜τdi4）、出力遅延値（τdo）及び現在時
刻（tc）に基づいてイベント予測時刻（tf1〜tf4）を演
算し、その中から最小入力遅延値（τdi1）に対応する
イベント予測時刻（tf1）を選択して出力するように構
成する。

［作用］ このような構成を備えた本発明の入出力遅延処理方式
にあっては、論理設計モデルのシミュレーション実行に
先立って又はリアルタイムに論理設計モデルを構成する
素子の入力イベント発生に対し、論理的入出力遅延及び
実装時の線路長遅延を考慮した入出力遅延値に基づく出
力イベントの発生予測時刻が準備されることとなり、シ
ミュレーション装置で論理設計モデルを構成する素子に
遅延プリミティブを付加する処理が不要となるため、シ
ミュレーション対象となる論理設計モデルのゲート規模
が制限されない。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。

第２図において、22はファンアウト先ポインタ（PT
R）を格納したファンアウト先メモリであり、メモリ制
御部24に与えられる論理設計モデルのネット番号26に対
応したファンアウト先ポインタ（PTR）がリードされ
る。

ファンアウト先メモリ22に続いては、ファンアウト先
ポインタ（PTR）に対応するファンアウト数を格納した
ファンアウト数メモリ28が設けられ、ファンアウト数メ
モリ28は、メモリ制御部30に対するファンアウト先メモ
リ22からファンアウト先ポインタ（PTR）に基づくリー
ドアクセスを受けて対応するファンアウト数がリードさ
れる。

ファンアウト数メモリ28に続いては、メモリ制御部32
により制御されるファンアウト先のネット番号を格納し
たファンアウト先ネット番号メモリ34、基本モデルを構
成する素子の種別毎の立上り入力遅延値（実線路長遅延
を考慮した値）を格納した立上り入力遅延値メモリ10−
１、同じく立下り入力遅延値（実線路長遅延を考慮した
値）を格納した立下り入力遅延値メモリ10−２、更にフ
ァンアウト側の遅延処理をゼロディレイとして取扱うか
否かを設定するゼロディレイフラグを格納したファンア
ウト側ゼロディレイフラグメモリ36が設けられる。

メモリ制御部32は、ファンアウト数メモリ28から読出
されたファンアウト数に従って、ファンアウト先ネット
番号メモリ34をリードアクセスし、ファンアウト先ネッ
ト番号メモリ34から読出されたネット番号に対応する立
上り入力遅延値メモリ10−１からの立上り入力遅延値、
立下り入力遅延値メモリ10−２からの立下り入力遅延値
及びファンアウト側ゼロディレイフラグメモリ36からの
ゼロディレイフラグが読出される。

立上り入力遅延値メモリ10−１及び立下り入力遅延値
メモリ10−２の出力は選択手段としてのマルチプレクサ
38に与えられ、マルチプレクサ38はネット番号の変化に
基づく発生イベントの状態、即ち立上り立下りかに応じ
てメモリ10−1,10−２からの立上り入力遅延値又は立下
り入力遅延値のいずれか一方を選択する。

マルチプレクサ38で選択された立上り入力遅延値又は
立下り入力遅延値は、最小入力遅延選択部40に与えられ
る。最小入力遅延選択部40は、マルチプレクサ38から得
られた複数のファンアウト先ネット番号に対応した立上
り又は立下り入力遅延値の中から最小入力遅延値を選択
して、入力遅延値スタックメモリ42に格納する。

以上が論理設計モデルのネット番号の入力に対する入
力遅延値の処理系統であるが、これに対しネット番号に
対応した出力遅延値の処理系統として、メモリ制御部4
4、立上り出力遅延値メモリ12−１、立下り遅延値メモ
リ12−２及びマルチプレクサ46が設けられる。

更に、論理設計モデルのネット番号26は、論理演算・
イベント判定部14に与えられており、論理演算・イベン
ト判定部14−１にあっては、論理設計モデルを構成する
素子の論理演算を行なうと共に、ネット番号26の変化か
らイベント発生を判定し、イベント発生を判定した立上
り／立下りを出力するようにしている。また、論理演算
・イベント判定部14−１は、イベント発生状態が立上り
が立下りかを判定して、マルチプレクサ38及び46を選択
制御するようになる。

更に、遅延値演算部16はアキュームレータ48,50及び
レジスタ52,54で構成され、アキュームレータ48で入力
遅延値スタックメモリ42に格納された入力遅延値（τd
i）とイベント発生現時刻レジスタ14−２の現在時刻
（ｔc）とを加算してレジスタ52に格納する。また、ア
キュームレータ50は、マルチプレクサ46の選択制御によ
り得られた立上り又は立下り出力遅延値（τdo）とレジ
スタ52に格納された（ｔc＋τdi）とを加算し、将来発
生するイベント予測時刻（ｔf）を、 ｔf＝ｔc＋τdi＋τdo として求めてレジスタ54に格納する。

レジスタ54に格納されたイベント予測時刻（ｔf）
は、第１図の原理図に示したように、イベントスケジュ
ーリング部18に与えられてイベント予測時刻（ｔf）の
時系列的なスケジューリングが行なわれ、スケジューリ
ングされたイベント予測時刻（ｔf）はイベント記憶部
（イベントメモリ）20に格納されるようになる。

ここで第２図の実施例に示したファンアウト先メモリ
22、ファンアウト数メモリ28、ファンアウト先ネット番
号メモリ34、立上り入力遅延値メモリ10−１、立下り入
力遅延値メモリ10−２、ファンアウト側ゼロディレイフ
ラグメモリ36、立上り出力遅延値メモリ12−１、及び立
下り遅延値メモリ12−２については、シミュレーション
装置の初期化時にシミュレーションモデル生成回路の接
続及び基準値パラメータを格納したデータベースのアク
セスによりメモリ内容の書込みを受ける。

次に、第２図の実施例構成図について、本発明の入出
力遅延処理の処理動作を説明する。

今、シミュレーション対象となる論理設計モデルのネ
ット番号26がシミュレーション装置に与えられたとする
と、メモリ制御部24によってファンアウト先メモリ22の
リードアクセスを行なってファンアウト先ポインタ（PT
R）がメモリ制御部30に対し読出される。ファンアウト
先メモリ22からのファンアウト先ポインタ（PTR）を受
けたメモリ制御部30は、ファンアウト数メモリ28をアク
セスしてファンアウト先ポインタ（PTR）に対応するフ
ァンアウト数をリードしてメモリ制御部32に出力する。
ファンアウト数メモリ28からファンアウト数データを受
けたメモリ制御部32は、ファンアウト先ネット番号メモ
リ34のリードアクセスを行なう。

このとき、ファンアウト先のネット番号26に基づき論
理演算・イベント判定部14−１はイベントタイプ、即ち
立上りか又は立下りかを判別してマルチプレクサ38の選
択制御を行なっている。

従って、メモリ制御部32によるファンアウト先ネット
番号メモリ34のリードアクセスで得られたファンアウト
先ネット番号に対応する立上り入力遅延値メモリ10−１
又は立下り入力遅延値メモリ10−２のいずれか一方の入
力遅延値が最小入力遅延選択部40に出力される。

最小入力遅延選択部40は、マルチプレクサ38を介して
読出されたファンアウト先ネット番号に対応した複数の
立上り又は立下り入力遅延値の中から最小となる入力遅
延値を選択する。

例えば第３図（ａ）に示すような４入力１出力の素子
プリミティブ60を例にとると、入力Ａ〜Ｄについて同時
刻でイベントが発生したとすると、素子プリミティブ60
に対する各入力ラインの実線路長遅延を与えるCR成分等
の付加を考慮した遅延値（τdi1）〜（τdi4）が読出さ
れ、例えば入力ラインＡ〜Ｅの入力遅延値（τdi1）が
最小であったとすると、最小入力遅延選択部40は、入力
遅延値テーブルの中から最小入力遅延値（τdi1）を選
択して入力遅延値スタックメモリ42に格納するようにな
る。このとき最小入力遅延値以外の入力遅延値はキャン
セル処理されることになる。

入力遅延値スタックメモリ42に対する最小入力遅延値
の格納が終了すると、論理演算・イベント判定部14−１
において、入力したネット番号26に基づく素子の論理演
算が実行される。この素子の論理演算は、演算スタック
リード、ネット番号ポインタの生成、ネット値出力、演
算処理用ファンクションコードのリードに基づいて素子
の演算処理が実行され、素子の出力ライン側のイベント
状態、即ち立上りか立下りかが判定される。

論理演算・イベント判定部14−１による論理演算結果
に基づくイベント判定により立上り又は立下りが判定さ
れると、立上り又は立下りの判定結果に応じてマルチプ
レクサ46が選択され、メモリ制御部44のリードアクセス
によって立上り出力遅延値メモリ12−１又は立下り出力
遅延値メモリ12−２から読出された立上り又は立下り遅
延値のいずれか一方が選択され、出力遅延値（τdo0）
として遅延値演算部16のアキュームレータ50に出力され
る。

続いて、入力遅延値スタックメモリ42に格納されてい
る入力遅延値（τdi）がアキュームレータ48に出力され
ると同時に、イベント発生現時刻レジスタ14−２におけ
る現在時刻（ｔc）がアキュームレータ48に与えられ、
アキュームレータ48で両者を加算してレジスタ52に（ｔ
c＋τdi）が格納される。続いて、アキュームレータ50
によるレジスタ50の格納値（ｔc＋τdi）とマルチプレ
クサ46から与えられている出力遅延値（τdo）とが加算
されてイベント予測時刻（ｔf）が求められ、レジスタ5
4に格納される。レジスタ54に格納されたイベント予測
時刻（ｔf）は不図示のイベントスケジューリング部18
を受けてイベントメモリ20に格納される。

以下、同様にしてネット番号26の変化を論理演算・イ
ベント判定部14−１で判定する毎に、ネット番号26に対
応した入力遅延値と出力遅延値、更に現時刻とによりイ
ベント予測時刻の演算処理が繰り返されることになる。

第３図は第２図の実施例において、４入力１出力の素
子プリミティブ60を対象とした本発明の遅延値処理説明
図である。

第４図の４入力１出力の素子プリミティブ60につい
て、４入力Ａ〜Ｄについて現在時刻（ｔc）で同時にイ
ベントが発生したとすると、入力ラインAE〜DHの実線路
長に対応した遅延を考慮した入力遅延値テーブルに示す
入力遅延値（τdi1）〜（τdi4）が読出され、また出力
遅延値テーブルに素子プリミティブ60の論理的遅延及び
出力ラインIJの実線路長遅延を考慮した出力遅延値（τ
do0）が得られる。

従って、４つ入力ラインの同時イベント発生時刻に対
する素子プリミティブ60の出力点Ｊにおけるイベント予
測時刻（ｔf）としては、図示の４つのイベント予測時
刻（ｔf1）〜（ｔf4）が得られる。

ここで、入力遅延値が（τdi1）〜（τdi4）の順に大
きかったとすると、最小入力遅延値Min（τdi）は入力
ラインAEの入力遅延値（τdi1）となり、本発明にあっ
ては、最小入力遅延値Min（τdi）のみが選択されるこ
とから、素子プリミティブ60の出力点Ｊにおけるイベン
ト予測時刻は、最小イベント予測時刻Min（ｔf）とな
り、最小入力遅延値（τdi1）を持つ入力ラインAEに対
応したイベント予測時刻（ｔf1）が入出力遅延結果とし
てイベントメモリに格納されることになる。

即ち、第４図（ｂ）のタイミングチャートに示すよう
に、時刻ｔcのイベント変化に対し入力遅延（τdi1）と
出力遅延（τdo0）となる素子プリミティブ60に対する
入出力遅延特性が得られることになる。

第４図は第３図（ａ）に示した素子プリミティブ60に
続くネット番号の処理を示したもので、素子プリミティ
ブ60の出力は同じく４入力１出力の素子プリミティブ62
〜68に並列的に接続される。

この第４図（ａ）に示す素子構成に対しても、素子プ
リミティブ62〜68の各入力ライン及び出力ラインについ
て、同様に入力遅延値及び出力遅延値が演算され、最小
入力遅延値に基づくイベント予測時刻（ｔf1）〜（ｔf
4）が演算される。

ここで、素子62〜68のイベント予測時刻（ｔf1）〜
（ｔf4）が第４図（ｂ）のタイミングチャートに示す関
係にあったとすると、最も速い素子プリミティブ62のイ
ベント予測時刻（ｔf1）のみが選択され、他のイベント
予測時刻（ｔf2）〜（ｔf4）はキャンセルされる。

更に、第４図は第２図の実施例に示したファンアウト
側ゼロディレイフラグメモリ36のゼロディレイフラグが
セット状態にあり、且つ素子プリミティブ62〜68の出力
遅延値に対するゼロディレイフラグのセット状態にあっ
たときのイベント予測時刻（ｔfo1）〜（ｔfo4）を示し
ており、このように入出力遅延値のゼロディレイフラグ
が共にセット状態にあるときには、入出力遅延値は共に
零として取扱われ、同時イベント発生時刻（ｔc）内で
ネット値の更新処理を行なう。

更に、出力遅延値のゼロディレイフラグのみがセット
されている場合には、出力遅延値がゼロとして取扱わ
れ、この場合には入力遅延値のみが有効となって第４図
（ｂ）に破線で示すイベント予測時刻が求められること
になる。

第５図は第２図の実施例における入出力遅延処理の処
理ステップ説明図である。

第５図において、まずネット番号が得られると時刻
でファンアウト先ポインタが読出され、続いて時刻で
ファンアウト数が読出され、更に時刻でファンアウト
先ネット番号が読出され、時刻で入力遅延値が読出さ
れる。続いて時刻で最小入力遅延値が選択され、時刻
でスタックメモリに格納される。続いて、時刻でス
タックメモリに格納した最小入力遅延値が読出される。

一方、時刻と同時刻のにおいて、並列的に論理演
算・イベント判定部14−１における論理演算のための演
算スタックリードが行なわれ、時刻と同時刻のでネ
ット番号ポインタが生成され、次の時刻でネット値が
出力され、更に時刻で演算処理用ファンクションコー
ドが読出されて、時刻で素子の演算処理が実行され、
時刻で素子出力ライン側のイベント変化、即ち立上り
又は立下りが判定され、時刻で出力遅延値がリードさ
れる。

一方、時刻でスタックメモリ42に格納した最小入力
遅延値のリードが行なわれており、時刻における素子
の論理演算処理と同時刻ので入力遅延値にイベント発
生の現在時刻を加算する演算処理１が実行され、次の時
刻で出力遅延値が読出されると同時刻で時刻の演
算処理１で得られた入力遅延値と現在時刻の加算値に更
に出力遅延値を加える演算処理２が実行される。

［発明の効果］ 以上説明してきたように本発明によれば、シミュレー
ション装置で取扱う論理設計モデルのゲート規模を制限
させることなく、高速に詳細遅延値を用いた論理シミュ
レーションを実行することができる。

また、素子プリミティブの論理長及び実装時の線路長
による入出力遅延を考慮した論理シミュレーションを実
行できるため、精度の高いタイミングチェック（セット
アップ、ホールドタイム、レーシング、バスファイト
等）のチェック、テストペリフィケーション処理を実現
することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第3,4図は本発明の同時イベント発生時刻の遅延値処理
説明図； 第５図は本発明の処理ステップ説明図； 第６図は従来方式の説明図である。 図中、 10:入力遅延値記憶部 10−1:立上り入力遅延値メモリ 10−2:立下り入力遅延値メモリ 12:出力遅延値記憶部 12−1:立上り出力遅延値メモリ 12−2:立下り出力遅延値メモリ 14−1:論理演算・イベント判定部 14−2:イベント発生現時刻レジスタ 16:遅延値演算部 18:イベントスケジュール部 20:イベント記憶部（イベントメモリ） 22:ファンアウト先メモリ 24,30,32,44:メモリ制御部 28:ファンアウト数メモリ 34:ファンアウト先ネット番号メモリ 36:ファンアウト側ゼロディレイフラグメモリ 38,46:マルチプレクサ（MPX） 40:最小入力遅延選択部 42:入力遅延値スタックメモリ 48,50:アキュムレータ（ALU） 52,54:レジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】論理設計モデルを対象に詳細遅延値を用い
   た論理シミュレーションを実行するシミュレーション装
   置に於いて、 素子の論理的入出力遅延及び実線路長遅延を考慮した入
   力遅延値（τdi）を格納した入力遅延値記憶部（10）
   と； 素子の論理的出力遅延及び実線路長遅延を考慮した出力
   遅延値（τdo）を格納した出力遅延値記憶部（12）と； 前記論理設計モデルを構成する素子の論理演算を実行す
   ると共に、該論理設計モデルにおけるネット値の変化を
   判定してイベント状態値を出力する論理演算・イベント
   判定部（14）と； 該論理演算・イベント判定部（14）よりイベント変化の
   通知を受けた際に、前記入力遅延値記憶部（10）及び出
   力遅延値記憶部（12）から読出された入力遅延値（τd
   i）及び出力遅延値（τdo）を現在時刻（tc）に加算し
   て将来発生するイベント予測時刻（tf）を演算する遅延
   値演算部（16）と； 該遅延値演算部（16）で順次演算されるイベント予測時
   刻（tf）に対し時系列的なスケジューリングを行なうイ
   ベントスケジューリング部（18）と； 該イベントスケジューリング部（18）でスケジューリン
   グされたイベント予測時刻（tf）を格納するイベント記
   憶部（20）と； を備え、 前記遅延値演算部（16）は、素子の複数の入力ラインに
   対する同時イベントの発生が判定された時には、各入力
   ライン毎に入出力遅延値（τdi1〜τdi4、τdo）と現在
   時刻（tc）とに基づいてイベント予測時刻（tf1〜tf4）
   を演算し、最小入出力遅延値に対応するイベント予測時
   刻（tf1）を選択して出力することにより、 前記イベント記憶部（20）に格納された素子の論理的遅
   延及び実線路長遅延を考慮した入出力遅延値に基づくイ
   ベント予測時刻を使用して前記論理設計モデルのシミュ
   レーションを実行することを特徴とする論理シミュレー
   ション装置の入出力遅延処理装置。
2. 【請求項２】前記入力遅延記憶部（10）及び出力遅延値
   記憶部（12）のそれぞれは、発生イベントの立上がり変
   化及び立下がり変化に対応した遅延値を格納したことを
   特徴とする請求項１記載のシミュレーション装置の入出
   力遅延処理装置。