JPH043229A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH043229A JPH043229A JP2104552A JP10455290A JPH043229A JP H043229 A JPH043229 A JP H043229A JP 2104552 A JP2104552 A JP 2104552A JP 10455290 A JP10455290 A JP 10455290A JP H043229 A JPH043229 A JP H043229A
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- 238000011156 evaluation Methods 0.000 claims abstract description 57
- 239000000872 buffer Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 14
- 238000012545 processing Methods 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 6
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 210000002784 stomach Anatomy 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理回路のゲートによる遅延時間などをシミュレーショ
ンする論理シミュレーション装置に関し、３つの評価イ
ベントバッファＥＧＭを設け、出力の変化するゲートの
ファンアウト先のゲートのうちの０ディレィ、ユニット
ディレィのものを別個に格納し、これらを交代して０デ
ィレィのゲートが無くなってから次時刻の処理に進み、
０ディレィ、ユニットディレィ混在の論理回路のシミュ
レーションをパイプラインの乱れなく効率的に行うこと
を目的とし、 評価対象のゲートを格納する３つの評価イベントバンフ
ァＥＧＭと、これら評価イベントバッファＥＧＭのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、出力の変化情報を生成する評価パイプラ
インと、この評価パイプラインによって出力が変化する
と評価されたゲートについて、ファンアウト先のゲート
を論理回路から見つけ出すファンアウトパイプラインと
、このファンアウトパイプラインによって見つけ出した
ファンアウト先のゲートについて、０ディレィのゲート
であるか否かを判別する０ディレィ判定部とを備え、こ
のＯデイ１４判定部によって０ディレィのゲートと判定
されたゲートおよびそれ以外のユニットディレィのゲー
トを上記評価イベントバッファＥＧＭのうちの残りの２
つに別個に順次書き込み、上記評価バイブラインに読み
出して入力するゲートが無くなったときに当該０ディレ
ィのゲートを書き込んだものから読み出して入力するこ
とを繰り返し行い、０ディレィのゲートが無くなったと
きに次時刻の処理に進むように構成する。
ンする論理シミュレーション装置に関し、３つの評価イ
ベントバッファＥＧＭを設け、出力の変化するゲートの
ファンアウト先のゲートのうちの０ディレィ、ユニット
ディレィのものを別個に格納し、これらを交代して０デ
ィレィのゲートが無くなってから次時刻の処理に進み、
０ディレィ、ユニットディレィ混在の論理回路のシミュ
レーションをパイプラインの乱れなく効率的に行うこと
を目的とし、 評価対象のゲートを格納する３つの評価イベントバンフ
ァＥＧＭと、これら評価イベントバッファＥＧＭのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、出力の変化情報を生成する評価パイプラ
インと、この評価パイプラインによって出力が変化する
と評価されたゲートについて、ファンアウト先のゲート
を論理回路から見つけ出すファンアウトパイプラインと
、このファンアウトパイプラインによって見つけ出した
ファンアウト先のゲートについて、０ディレィのゲート
であるか否かを判別する０ディレィ判定部とを備え、こ
のＯデイ１４判定部によって０ディレィのゲートと判定
されたゲートおよびそれ以外のユニットディレィのゲー
トを上記評価イベントバッファＥＧＭのうちの残りの２
つに別個に順次書き込み、上記評価バイブラインに読み
出して入力するゲートが無くなったときに当該０ディレ
ィのゲートを書き込んだものから読み出して入力するこ
とを繰り返し行い、０ディレィのゲートが無くなったと
きに次時刻の処理に進むように構成する。
本発明は、論理回路のゲートによる遅延時間などをシミ
ュレーションする論理シミュレーション装置に関するも
のである。
ュレーションする論理シミュレーション装置に関するも
のである。
ＥＣＬ （エミッタ結合回路）などのテクノロジによる
論理回路は、複数の信号をド・７ト（配線結合）すると
、ＯＲ，ＡＮＤなどの論理を行える。
論理回路は、複数の信号をド・７ト（配線結合）すると
、ＯＲ，ＡＮＤなどの論理を行える。
このドツト部分の信号遅延時間はゲートに比して極めて
小さくて０（零）遅延とみなせ、しかもゲート数を節約
できるため、顧繁に使われる。シミニレ−シランモデル
上では、これらドツトによる論理は、ＯＲゲート、ＡＮ
Ｄゲートとしてモデル化するが、タイミング的に正確に
シミュレーションするために、０ディレィモデルとして
シミュレーションする必要がある。
小さくて０（零）遅延とみなせ、しかもゲート数を節約
できるため、顧繁に使われる。シミニレ−シランモデル
上では、これらドツトによる論理は、ＯＲゲート、ＡＮ
Ｄゲートとしてモデル化するが、タイミング的に正確に
シミュレーションするために、０ディレィモデルとして
シミュレーションする必要がある。
従来のシミュレーション専用ハードウェアによるシミュ
レーションは、第６図に示す構成（例えば特開昭６３−
２０４４４１号）によって行っていた。評価すべきゲー
トを評価イベントバッファＥＧＭＢから読み出して評価
パイプラインに入力して評価する。評価の結果、出力が
変化するゲートについてファンアウトパイプラインによ
ってファンアウト先のゲートを取り出して評価イベント
バッファＥＧＭＡに格納する６時刻が１進むと、ＥＧＭ
ＡとＥＧＭＢの役割を交替し、繰り返し行うようにして
いた。
レーションは、第６図に示す構成（例えば特開昭６３−
２０４４４１号）によって行っていた。評価すべきゲー
トを評価イベントバッファＥＧＭＢから読み出して評価
パイプラインに入力して評価する。評価の結果、出力が
変化するゲートについてファンアウトパイプラインによ
ってファンアウト先のゲートを取り出して評価イベント
バッファＥＧＭＡに格納する６時刻が１進むと、ＥＧＭ
ＡとＥＧＭＢの役割を交替し、繰り返し行うようにして
いた。
第６図構成によれば、ゲートの出力の変化に伴うファン
アウト先のゲートの評価は必ず次の時刻になり、全ての
ゲートはユニットディレィで評価されることとなる。こ
のため、上述したドツトによる０ディレィユニツトであ
っても、次の時刻で評価されることとなり、０ディレィ
、ユニットディレィ混在のシミュレーションを高速に行
えないという問題があった。また、第６図構成で強いて
０ユニツトディレィについて行おうとすると、現時刻で
ＥＧＭＢから評価しようとするゲートを読み出している
途中で中断し、０ディレィユニツトのゲートをこれに書
き込むこととなり、パイプライン効果による連続処理が
途絶えてパイプラインの乱れを生しさせてしまい、効率
良く高速に処理し得ないという問題がある。
アウト先のゲートの評価は必ず次の時刻になり、全ての
ゲートはユニットディレィで評価されることとなる。こ
のため、上述したドツトによる０ディレィユニツトであ
っても、次の時刻で評価されることとなり、０ディレィ
、ユニットディレィ混在のシミュレーションを高速に行
えないという問題があった。また、第６図構成で強いて
０ユニツトディレィについて行おうとすると、現時刻で
ＥＧＭＢから評価しようとするゲートを読み出している
途中で中断し、０ディレィユニツトのゲートをこれに書
き込むこととなり、パイプライン効果による連続処理が
途絶えてパイプラインの乱れを生しさせてしまい、効率
良く高速に処理し得ないという問題がある。
本発明は、３つの評価イベントバッファＥＧＭを設け、
出力の変化するゲートのファンアウト先のゲートのうち
の０ディレィ、ユニットディレィのものを別個に格納し
、これらを交代して０ディレィのゲートが無くなってか
ら次時刻の処理に進み、０ディレィ、ユニットディレィ
混在の論理回路のシミュレーションをパイプラインの乱
れなく効率的に行うことを目的としている。
出力の変化するゲートのファンアウト先のゲートのうち
の０ディレィ、ユニットディレィのものを別個に格納し
、これらを交代して０ディレィのゲートが無くなってか
ら次時刻の処理に進み、０ディレィ、ユニットディレィ
混在の論理回路のシミュレーションをパイプラインの乱
れなく効率的に行うことを目的としている。
を判別するものである。
第１図を参照して課題を解決する手段を説明する。
第１図において、評価イベントバッファＥＧＭは、評価
対象のゲートを格納するバッファである。
対象のゲートを格納するバッファである。
評価パイプライン２は、評価イベントバッファＥＧＭの
いずれか１つから連続して読み出して入力した評価対象
のゲートについて、ゲートの入力のネットステータスメ
モリ６の内容を読み出し、出力が変化するか否かを評価
すると共に、出力の変化情報を生成するパイプラインで
ある。
いずれか１つから連続して読み出して入力した評価対象
のゲートについて、ゲートの入力のネットステータスメ
モリ６の内容を読み出し、出力が変化するか否かを評価
すると共に、出力の変化情報を生成するパイプラインで
ある。
ファンアウトパイプライン３は、評価パイプライン２に
よって出力が変化すると評価されたゲートについて、フ
ァンアウト先のゲートを論理回路から見つけ出すパイプ
ラインである。
よって出力が変化すると評価されたゲートについて、フ
ァンアウト先のゲートを論理回路から見つけ出すパイプ
ラインである。
Ｏデイ１４捌定部４は、ファンアウトパイプライン３に
よって見つけ出したファンアウト先のゲートについて、
０ディレィのゲートであるか否か〔作用〕 本発明は、第１図に示すように、評価イベントバッファ
ＥＧＭのいずれか１つから評価対象のゲートを連続して
読み出して評価パイプライン２に入力して出力が変化す
るか否かを評価し、出力が変化すると評価されたゲート
をファンアウトパイプライン３に入力してファンアウト
先のゲートを論理回路から見つけ出し、Ｏデイ１４捌定
部４がこれら見つけ出したゲートについて０ディレィの
ゲートであるか否かを判別し、０ディレィのゲートと判
定したゲートおよびそれ以外のユニットディレィのゲー
トを評価イベントバッファＦ、ＧＭのうちの残りの２つ
に別個に順次書き込み、評価パイプライン２に対して読
み出して入力するゲートが無くなったときに当該０ディ
レィのゲートを書き込んだものから読み出して入力する
ことを繰り返し行い、０ディレィのゲートが無くなった
ときに次時刻の処理に進むようにしている。
よって見つけ出したファンアウト先のゲートについて、
０ディレィのゲートであるか否か〔作用〕 本発明は、第１図に示すように、評価イベントバッファ
ＥＧＭのいずれか１つから評価対象のゲートを連続して
読み出して評価パイプライン２に入力して出力が変化す
るか否かを評価し、出力が変化すると評価されたゲート
をファンアウトパイプライン３に入力してファンアウト
先のゲートを論理回路から見つけ出し、Ｏデイ１４捌定
部４がこれら見つけ出したゲートについて０ディレィの
ゲートであるか否かを判別し、０ディレィのゲートと判
定したゲートおよびそれ以外のユニットディレィのゲー
トを評価イベントバッファＦ、ＧＭのうちの残りの２つ
に別個に順次書き込み、評価パイプライン２に対して読
み出して入力するゲートが無くなったときに当該０ディ
レィのゲートを書き込んだものから読み出して入力する
ことを繰り返し行い、０ディレィのゲートが無くなった
ときに次時刻の処理に進むようにしている。
従って、３つの評価イベントバッファＥＧＭを設け、出
力の変化するゲートのファンアウト先のゲートのうちの
０ディレィ、ユニットディレィのものを別個に格納し、
これらを交代して０ディレィのゲートが無くなってから
次時刻の処理に進むことにより、０ディレィ、ユニット
ディレィ混在の論理回路のシミュレーションをパイプラ
インの乱れなく効率的に行うことが可能となる。
力の変化するゲートのファンアウト先のゲートのうちの
０ディレィ、ユニットディレィのものを別個に格納し、
これらを交代して０ディレィのゲートが無くなってから
次時刻の処理に進むことにより、０ディレィ、ユニット
ディレィ混在の論理回路のシミュレーションをパイプラ
インの乱れなく効率的に行うことが可能となる。
次に、第１図から第５図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第１図において、評価イベントバッファＥＧＭは、３つ
の評価イベントバッファＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣ
から構成され、評価対象のゲートを格納するバッファで
ある。
の評価イベントバッファＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣ
から構成され、評価対象のゲートを格納するバッファで
ある。
評価パイプライン２は、各ゲートのファンイン情報およ
びゲートの出力値を計算するための真理値表などを格納
するメモリを持ち、評価イベントバッファＥＣＭのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、ネットステータスメモリ （ＮＳＭ）６
に格納されている各ゲートのファンインおよび出力のネ
ット値を参照し、ゲートの出力情報を生成するパイプラ
インである。
びゲートの出力値を計算するための真理値表などを格納
するメモリを持ち、評価イベントバッファＥＣＭのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、ネットステータスメモリ （ＮＳＭ）６
に格納されている各ゲートのファンインおよび出力のネ
ット値を参照し、ゲートの出力情報を生成するパイプラ
インである。
ファンアウトパイプライン３は、ファンアウト情報を格
納するメモリ（第４図（ロ））を持ち、評価パイプライ
ン２によって出力が変化すると評価されたゲートについ
て、上記第４図（ロ）のメモリを参照してファンアウト
先のゲートを論理回路から見つけ出すパイプラインであ
る。
納するメモリ（第４図（ロ））を持ち、評価パイプライ
ン２によって出力が変化すると評価されたゲートについ
て、上記第４図（ロ）のメモリを参照してファンアウト
先のゲートを論理回路から見つけ出すパイプラインであ
る。
０ディレィ判定部４は、ファンアウトパイプライン３に
よって見つけ出したゲートについて、０ディレィのゲー
トであるか否かを判別（例えば第４図（ロ）ファンアウ
トテーブルのディレィ値を参照して判別）するものであ
る。これら判別した０ディレィのゲート、それ以外のユ
ニットディレィのゲートを別個の評価イベントバッファ
ＥＧＭに書き込む。
よって見つけ出したゲートについて、０ディレィのゲー
トであるか否かを判別（例えば第４図（ロ）ファンアウ
トテーブルのディレィ値を参照して判別）するものであ
る。これら判別した０ディレィのゲート、それ以外のユ
ニットディレィのゲートを別個の評価イベントバッファ
ＥＧＭに書き込む。
ＥＧＭ制御部５は、０ディレィ判定部４によって０ディ
レィのゲートおよびユニットディレィのゲート六判別さ
れたものを別個に評価イベントパンファＥＧＭに格納す
るものである。
レィのゲートおよびユニットディレィのゲート六判別さ
れたものを別個に評価イベントパンファＥＧＭに格納す
るものである。
ネットステータスメモリ （ＮＳＭ）６は、評価バイブ
ライン２によってゲートの出力の変化情報を生成するた
めに用いる、各ゲートの出力（ｌｔおよびファンインの
ネット値を保持するメモリである（第４図（イ））。
ライン２によってゲートの出力の変化情報を生成するた
めに用いる、各ゲートの出力（ｌｔおよびファンインの
ネット値を保持するメモリである（第４図（イ））。
ニューイベントメモリ７は、出力が変化すると評価され
たゲートを一時的に格納するものである。
たゲートを一時的に格納するものである。
ここに格納したゲートについて、ネットステータスメモ
リ６中の該当するデータを更新する。
リ６中の該当するデータを更新する。
第２図は、本発明のシステム構成図を示す。これは、通
信ネットワーク（ＥＴ）を介して接続されたマルチプロ
セッサＰＥＯないしＰＥｎが、第１図構成をそれぞれ持
ち、並列に論理シミュレーションを高速に行う場合のシ
ステム構成図である。
信ネットワーク（ＥＴ）を介して接続されたマルチプロ
セッサＰＥＯないしＰＥｎが、第１図構成をそれぞれ持
ち、並列に論理シミュレーションを高速に行う場合のシ
ステム構成図である。
ここで、
入カバターンプロセッサ（ＩＰ）は、シミュレーション
しようとする入カバターンを各プロセッサＰＥＯないし
ＰＥｎに送るものである。
しようとする入カバターンを各プロセッサＰＥＯないし
ＰＥｎに送るものである。
出カバターンプロセッサ（ＯＰ）は、シミュレーション
結果であるシミュレーションモデル上の信号変化を、各
プロセッサＰＥＯないしＰＥｎから受は取るものである
。
結果であるシミュレーションモデル上の信号変化を、各
プロセッサＰＥＯないしＰＥｎから受は取るものである
。
制御プロセンサ（ＣＰ）は、各プロセッサ間の同期をと
り、時刻の管理を行うものである。
り、時刻の管理を行うものである。
信号線ＳＴＡは、制御プロセッサ（ＣＰ）が各プロセン
サに対してシミュレーション開始を指示するものである
。
サに対してシミュレーション開始を指示するものである
。
信号線ＥＮＤは、評価イベントバッフプＥＧＭのいずれ
か１つから連続して読みだして評価バイブライン２に入
力するゲートが無くなったときに、プロセッサＰＥＯな
いしＰＥｎがＯＮとするものである。
か１つから連続して読みだして評価バイブライン２に入
力するゲートが無くなったときに、プロセッサＰＥＯな
いしＰＥｎがＯＮとするものである。
信号線ＺＥＮＤは、評価イベントハ、フプＥＧＭのいず
れにも０ディレィのゲートが無くなったときに、ＯＮと
するものである。信号ｖＡＥＮＤおよび信号線ＺＥＮＤ
がともにＯＮとなると、現時刻に力ける一連の処理を終
了し、次時刻の処理に移る。
れにも０ディレィのゲートが無くなったときに、ＯＮと
するものである。信号ｖＡＥＮＤおよび信号線ＺＥＮＤ
がともにＯＮとなると、現時刻に力ける一連の処理を終
了し、次時刻の処理に移る。
信号線ＮＴＳは、次の時刻の処理の開始を指示するもの
である。この際、併せて信号線ＳＴＡを送出して開始さ
せ、いままでユニ７）ディレィを収集していた評価イベ
ントバソフプＥＧＭからゲートを放出し、シミュレーシ
ョンを開始する。
である。この際、併せて信号線ＳＴＡを送出して開始さ
せ、いままでユニ７）ディレィを収集していた評価イベ
ントバソフプＥＧＭからゲートを放出し、シミュレーシ
ョンを開始する。
次に、第３図回路モデル例について、第１図、第２図構
成のもとて論理シミュレーションを行う場合の処理を第
５図に示す順序に従い、具体的に説明する。
成のもとて論理シミュレーションを行う場合の処理を第
５図に示す順序に従い、具体的に説明する。
第３図は、回路モデル例を示す、この回路モデルのＰＥ
０５ＰＥＩの部分を第２図プロセッサＰＥＯ，ＰＥＩに
それぞれ割り当てる。図中のＯａはドツト（配線結合）
などによる０ （零）ディレィの部分（以下これも含め
てゲートという）を表し、１１′がユニットディレィの
ゲートを表す。
０５ＰＥＩの部分を第２図プロセッサＰＥＯ，ＰＥＩに
それぞれ割り当てる。図中のＯａはドツト（配線結合）
などによる０ （零）ディレィの部分（以下これも含め
てゲートという）を表し、１１′がユニットディレィの
ゲートを表す。
第４図（イ）は、評価用のテーブルを示す。これは、第
１図評価パイプライン２が評価対象のゲートについて、
出力が変化するか否かを評価するためのデータ例を示し
、上段の部分は評価バイブライン２に内蔵するメモリに
保持し、下段の部分はネットステータスメモリ６に保持
する。
１図評価パイプライン２が評価対象のゲートについて、
出力が変化するか否かを評価するためのデータ例を示し
、上段の部分は評価バイブライン２に内蔵するメモリに
保持し、下段の部分はネットステータスメモリ６に保持
する。
第４図（ロ）は、ファンアウト用のテーブルを示す、こ
れは、第１図ファンアウトパイプライン３が、ゲートの
ファンアウト先のゲートを見つけたり、更に０ディレィ
判定部４が０ディレィのゲートを判定したりするための
データ例を示し、ファンアウトバイブライン３に内蔵す
るメモリに保持する。
れは、第１図ファンアウトパイプライン３が、ゲートの
ファンアウト先のゲートを見つけたり、更に０ディレィ
判定部４が０ディレィのゲートを判定したりするための
データ例を示し、ファンアウトバイブライン３に内蔵す
るメモリに保持する。
第５図において、ＳＯないしＳ４・・・は、ＥＧＭのい
ずれか１つから交代する態様で評価対象のゲートを順次
連続して取り出して評価パイプライン２によって処理な
どする一連の処理華位を表し、０ディレィのゲートがな
くなったときにユニットタイムを１つ進め、次時刻の処
理を行う。ここで、 ＣＰ：第２図制御プロセッサ ＳＴＡ：各プロセッサに対するンミュレーション開始指
令 ＮＳＴ： ＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣの役割を交代
し、次時刻の評価対象のゲートを取り出して評価パイプ
ライン２に入力する指令 ＥＮＤ ： ＥＧＭ （ゲートを読みだし、評価パイプ
ライン２に入力しているＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣ
）が空になった旨の信号 ＺＥＤＮ ： ＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣの全てに
０ディレィが空になった旨の信号 ＩＰ＝第２第２カ入カバターンプロセ ツサ０１ＰＥＩ：第１図構成を持つプロセッサを表す、
以下説明する。
ずれか１つから交代する態様で評価対象のゲートを順次
連続して取り出して評価パイプライン２によって処理な
どする一連の処理華位を表し、０ディレィのゲートがな
くなったときにユニットタイムを１つ進め、次時刻の処
理を行う。ここで、 ＣＰ：第２図制御プロセッサ ＳＴＡ：各プロセッサに対するンミュレーション開始指
令 ＮＳＴ： ＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣの役割を交代
し、次時刻の評価対象のゲートを取り出して評価パイプ
ライン２に入力する指令 ＥＮＤ ： ＥＧＭ （ゲートを読みだし、評価パイプ
ライン２に入力しているＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣ
）が空になった旨の信号 ＺＥＤＮ ： ＥＧＭＡ、ＥＧＭＢ、ＥＧＭＣの全てに
０ディレィが空になった旨の信号 ＩＰ＝第２第２カ入カバターンプロセ ツサ０１ＰＥＩ：第１図構成を持つプロセッサを表す、
以下説明する。
ＳＯ：ＣＰがＳＴＡを各プロセッサ（ＩＰ、ＰＥ０１Ｐ
ＥＩなど）に通知し、開始指示を与える。
ＥＩなど）に通知し、開始指示を与える。
＠： ＩＰから第３図回路モデルの入力ピンＰＩについ
て通信ネットワークを介して通知を受けたＰＥＯのファ
ンアウトパイプラインン３が当ｔｆｆＰＩのファンアウ
ト先のゲートを第３図回路モデルの第４図（ロ）ファン
アウト用のテーブルなどがら０に示すように°Ａ、Ａｌ
、Ｂ″として見つけ出す、この見つけ出した“Ａ、ＡＩ
、Ｂ”のうち、第１図０ディレィ判定部４が第４図（ロ
）チーフルを参照して０ディレィの“Ａ、ＡＩ”を例え
ばＥＧＭＨに格納し、ユニットディレィの“Ｂ”をＥＧ
ＭＡに格納する。
て通信ネットワークを介して通知を受けたＰＥＯのファ
ンアウトパイプラインン３が当ｔｆｆＰＩのファンアウ
ト先のゲートを第３図回路モデルの第４図（ロ）ファン
アウト用のテーブルなどがら０に示すように°Ａ、Ａｌ
、Ｂ″として見つけ出す、この見つけ出した“Ａ、ＡＩ
、Ｂ”のうち、第１図０ディレィ判定部４が第４図（ロ
）チーフルを参照して０ディレィの“Ａ、ＡＩ”を例え
ばＥＧＭＨに格納し、ユニットディレィの“Ｂ”をＥＧ
ＭＡに格納する。
０：■で通知を受けたＰＩＯ値を更新する。
■：０で０ディレィの“Ａ、ＡＩ”を格納したＥＧＭＢ
からこれらを順次取り出してＰＥＯの評価パイプライン
２に入力し、当該“Ａ、ＡＩ”の出力が変化するか否か
を評価、ここでは変化すると評価する。
からこれらを順次取り出してＰＥＯの評価パイプライン
２に入力し、当該“Ａ、ＡＩ”の出力が変化するか否か
を評価、ここでは変化すると評価する。
０：０で変化すると評価されたＡの値を更新する。
■： ＰＥＯでは０ディレィのゲートがなくなったので
、評価を行わず、ＰＥＩの処理が終わるのを待つ。
、評価を行わず、ＰＥＩの処理が終わるのを待つ。
［相］：次時刻の処理を開始するために、■のファンア
ウト先のゲートのうちのユニットディレィのＢを格納し
たＥＧＭＡから当該Ｂを取り出して評価パイプライン２
に入力して評価、ここではＢの出力が変化すると評価す
る。
ウト先のゲートのうちのユニットディレィのＢを格納し
たＥＧＭＡから当該Ｂを取り出して評価パイプライン２
に入力して評価、ここではＢの出力が変化すると評価す
る。
Ｏ：■と同様に、ＰＥＯのファンアウトパイプライン３
が当該Ｂのファンアウト先のゲートを第３図回路モデル
の第４図（ロ）ファンアウト用のテーブルからＯに示す
ように“Ｅ、Ｆ”として見つけ出す、この見つけ出した
″Ｅ、Ｆ″のうち、第１図０ディレィ判定部４が第４図
（ロ）テーブルを参照して０ディレィの′Ｅ″を例えば
ＥＧＭＣに格納し、ユニットディレィの“Ｂ′をＥＧＭ
Ｂに格納する。以下同様に繰り返す。
が当該Ｂのファンアウト先のゲートを第３図回路モデル
の第４図（ロ）ファンアウト用のテーブルからＯに示す
ように“Ｅ、Ｆ”として見つけ出す、この見つけ出した
″Ｅ、Ｆ″のうち、第１図０ディレィ判定部４が第４図
（ロ）テーブルを参照して０ディレィの′Ｅ″を例えば
ＥＧＭＣに格納し、ユニットディレィの“Ｂ′をＥＧＭ
Ｂに格納する。以下同様に繰り返す。
一方、ＰＥＩの処理を説明する。
０：０で変化すると評価された“Ａ、Ａｌ”について通
信ネットワークを介して通知を受けたＰＥｌのファンア
ウトパイプライン３が当該“Ａ、ＡＩ”のファンアウト
先のゲートを第３図回路モデルから■に示すように“Ｃ
，Ｄ”として見つけ出す、この見つけ出した“Ｃ，Ｄ”
のうち、第１図０ディレィ判定部４が“Ｃ”を０ディレ
ィと判定して例えばＥＧＭＣに格納し、′Ｂ″をユニッ
トディレィと判定してＥＧＭＢに格納する。
信ネットワークを介して通知を受けたＰＥｌのファンア
ウトパイプライン３が当該“Ａ、ＡＩ”のファンアウト
先のゲートを第３図回路モデルから■に示すように“Ｃ
，Ｄ”として見つけ出す、この見つけ出した“Ｃ，Ｄ”
のうち、第１図０ディレィ判定部４が“Ｃ”を０ディレ
ィと判定して例えばＥＧＭＣに格納し、′Ｂ″をユニッ
トディレィと判定してＥＧＭＢに格納する。
ｏ：ｏで通知を受けたＡ１の値を更新する。
＠：＠で０ディレィの′Ｃ”を格納したＥＧＭＣからこ
れを取り出してＰＥＩの評価パイプライン２に入力し、
当該“Ｃ”の出力が変化するか否かを評価、ここでは変
化すると評価する。
れを取り出してＰＥＩの評価パイプライン２に入力し、
当該“Ｃ”の出力が変化するか否かを評価、ここでは変
化すると評価する。
＠１：［相］で変化すると評価された“Ｃｏについてフ
ァンアウトパイプライン３が当８亥“Ｃ”のファンアウ
ト先のゲートを第３図回路モデルから［相］に示すよう
に“Ｇ”として見つけ出す。この見つけ出した“Ｇ”を
第１図０ディレィ判定部４が０ディレィか否かを判定し
、ここでは０ディレィでないと判定し、例えばＥＧＭＢ
に格納する。
ァンアウトパイプライン３が当８亥“Ｃ”のファンアウ
ト先のゲートを第３図回路モデルから［相］に示すよう
に“Ｇ”として見つけ出す。この見つけ出した“Ｇ”を
第１図０ディレィ判定部４が０ディレィか否かを判定し
、ここでは０ディレィでないと判定し、例えばＥＧＭＢ
に格納する。
［相］は、次時刻の処理を行うために、■、［相］のフ
ァンアウト先のゲートのうちのユニットディレィのり、
、Ｇを格納したＥＧＭＢから当１ｆｆＤ、Ｇを順次取り
出して評価パイプライン２に入力して評価、ここではり
、Ｇの出力が変化すると評価する。
ァンアウト先のゲートのうちのユニットディレィのり、
、Ｇを格納したＥＧＭＢから当１ｆｆＤ、Ｇを順次取り
出して評価パイプライン２に入力して評価、ここではり
、Ｇの出力が変化すると評価する。
以上のように、第３図回路モデルで、入力ビンＰＩから
初めてファンアウト先のゲートのうちの０ディレィのゲ
ートとユニットディレィのゲートとを別個のＥＧＭに格
納し、このうちの０ディレイのゲートを格納したＥＧＭ
から取り出したゲートを評価パイプライン２に入力し、
出力が変化するゲートについてファンアウトパイプライ
ン３に入力してファンアウト先のゲートを求め、同様に
このうちの０ディレィのゲートとユニットディレィのゲ
ートとを別個に交代する！ｌＬｉ様でＥＧＭに格納し、
０ディレィのゲートがなくなるまで繰り返し行うことに
より、０ディレィおよびユニットディレィの両者が混在
する論理回路のシミュレーションについて、パイプライ
ン処理を乱すことなく、効率良好に行うことが可能とな
る。
初めてファンアウト先のゲートのうちの０ディレィのゲ
ートとユニットディレィのゲートとを別個のＥＧＭに格
納し、このうちの０ディレイのゲートを格納したＥＧＭ
から取り出したゲートを評価パイプライン２に入力し、
出力が変化するゲートについてファンアウトパイプライ
ン３に入力してファンアウト先のゲートを求め、同様に
このうちの０ディレィのゲートとユニットディレィのゲ
ートとを別個に交代する！ｌＬｉ様でＥＧＭに格納し、
０ディレィのゲートがなくなるまで繰り返し行うことに
より、０ディレィおよびユニットディレィの両者が混在
する論理回路のシミュレーションについて、パイプライ
ン処理を乱すことなく、効率良好に行うことが可能とな
る。
以上説明したように、本発明によれば、３つの評価イベ
ントバッファＥＧＭを設け、出力が変化するゲートのフ
ァンアウト先のゲートのうちの０ディレィ、ユニットデ
ィレィを別個の評価イベントバッファＥＧＭに格納し、
これら評価イベントバッファＥＧＭを交代して０ディレ
ィのゲートが無くなるまでパイプライン処理を行う構成
を採用しているため、０ディレィ、ユニットディレィ混
在の論理回路のシミュレーションをパイプラインの乱れ
なく処理でき、効率的、オーバーヘッドなく、かつ高速
に論理シミュレーションを行うことができる。
ントバッファＥＧＭを設け、出力が変化するゲートのフ
ァンアウト先のゲートのうちの０ディレィ、ユニットデ
ィレィを別個の評価イベントバッファＥＧＭに格納し、
これら評価イベントバッファＥＧＭを交代して０ディレ
ィのゲートが無くなるまでパイプライン処理を行う構成
を採用しているため、０ディレィ、ユニットディレィ混
在の論理回路のシミュレーションをパイプラインの乱れ
なく処理でき、効率的、オーバーヘッドなく、かつ高速
に論理シミュレーションを行うことができる。
第１図は本発明の１実施例構成図、第２図は本発明のシ
ステム構成図、第３図は回路モデル例、第４図は本発明
に係る回路モデル表現用メモリ例、第５図は本発明に係
る０ディレィゲートの処理タイムチャート、第６図は従
来技術の説明図を示す。 図中、２は評価パイプライン、３はファンアウトパイプ
ライン、４は０ディレィ判定部、５はＥＧＭ制御部、６
はネットステータスメモリ、７はニューイベントメモリ
、ＥＧＭは評価イベントバッファを表す。
ステム構成図、第３図は回路モデル例、第４図は本発明
に係る回路モデル表現用メモリ例、第５図は本発明に係
る０ディレィゲートの処理タイムチャート、第６図は従
来技術の説明図を示す。 図中、２は評価パイプライン、３はファンアウトパイプ
ライン、４は０ディレィ判定部、５はＥＧＭ制御部、６
はネットステータスメモリ、７はニューイベントメモリ
、ＥＧＭは評価イベントバッファを表す。
Claims (1)
- 【特許請求の範囲】 論理回路のゲートによる遅延時間などをシミュレーショ
ンする論理シミュレーション装置において、 評価対象のゲートを格納する３つの評価イベントバッフ
ァＥＧＭと、 これら評価イベントバッファＥＧＭのいずれか１つから
連続して読み出して入力した評価対象のゲートについて
、出力の変化情報を生成する評価パイプライン（２）と
、 この評価パイプライン（２）によって出力が変化すると
評価されたゲートについて、ファンアウト先のゲートを
論理回路から見つけ出すファンアウトパイプライン（３
）と、 このファンアウトパイプライン（３）によって見つけ出
したファンアウト先のゲートについて、０ディレィのゲ
ートであるか否かを判別する０ディレィ判定部（４）と
を備え、 この０ディレィ判定部（４）によって０ディレィのゲー
トと判定されたゲートおよびそれ以外のユニットディレ
ィのゲートを上記評価イベントバッファＥＧＭのうちの
残りの２つに別個に順次書き込み、上記評価パイプライ
ン（２）に読み出して入力するゲートが無くなったとき
に当該０ディレィのゲートを書き込んだものから読み出
して入力することを繰り返し行い、０ディレィのゲート
が無くなったときに次時刻の処理に進むように構成した
ことを特徴とする論理シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104552A JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104552A JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043229A true JPH043229A (ja) | 1992-01-08 |
| JP2507663B2 JP2507663B2 (ja) | 1996-06-12 |
Family
ID=14383637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104552A Expired - Fee Related JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507663B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418735A (en) * | 1992-11-12 | 1995-05-23 | Fujitsiu Limited | Detection of event-outstripping and glitches in hardware logic simulator |
| EP0854429A2 (en) * | 1997-01-16 | 1998-07-22 | International Computers Limited | Digital system simulation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5344171B2 (ja) | 2009-09-29 | 2013-11-20 | ミネベア株式会社 | 異方性希土類−鉄系樹脂磁石 |
-
1990
- 1990-04-20 JP JP2104552A patent/JP2507663B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418735A (en) * | 1992-11-12 | 1995-05-23 | Fujitsiu Limited | Detection of event-outstripping and glitches in hardware logic simulator |
| EP0854429A2 (en) * | 1997-01-16 | 1998-07-22 | International Computers Limited | Digital system simulation |
| EP0854429A3 (en) * | 1997-01-16 | 2000-07-19 | International Computers Limited | Digital system simulation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507663B2 (ja) | 1996-06-12 |
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