JP2563454B2

JP2563454B2 - 論理シミュレーション方法と論理シミュレーション装置

Info

Publication number: JP2563454B2
Application number: JP6098388A
Authority: JP
Inventors: 俊之仲辻
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-15
Filing date: 1988-03-15
Publication date: 1996-12-11
Anticipated expiration: 2011-12-11
Also published as: JPH01233631A

Description

【発明の詳細な説明】産業上の利用分野本発明は論理回路の動作の検証等に用いられる論理シ
ミュレーション方法と論理シミュレーション装置に係
り、特にイベント駆動型の論理シミュレーション方法と
論理シミュレーション装置に関するものである。

従来の技術イベント駆動型の論理シミュレーションでは、シミュ
レーション対象である論理回路中の信号状態の変化をイ
ベントの生起とみなし、各信号をそれぞれの状態変化の
列、すなわちイベント列として表現する。イベントを表
すデータには信号状態の変化の時刻「イベント時刻」
と、変化後の信号状態である「後状態」とを含む。

また、イベント駆動型の論理シミュレーションでは、
入力端子の信号状態が変化した論理素子についてのみ、
その論理素子の出力端子の信号状態を算出する。算出の
結果、出力端子の信号状態が変化した場合には、このこ
とを表すイベントが新たに生成され、この出力端子に接
続される論理素子の入力端子に伝えられる。算出の結
果、出力端子の信号状態が変化しなかった場合には、新
たなイベントの生成はなされない。

イベント駆動型の論理シミュレーションは、論理素子
の入力端子の信号状態変化を表すイベントを評価し、そ
の素子の出力端子の信号状態の変化を表すイベントを算
出する処理（「評価処理」）と、前記評価処理で算出さ
れたイベント群より評価可能なイベントを決定・抽出す
る処理（「取り出し処理」）と、論理素子の出力端子の
信号状態変化を表すイベントを、この出力端子に接続さ
れる論理素子の入力端子に伝える処理（「伝達処理」）
の３つの処理を繰り返すことによって実行される。

従って、入力端子に発生するイベントは、全て評価処
理される。

従来、イベント駆動型の論理シミュレーション装置で
は、評価可能なイベントの決定方法として、２種類の方
法が提案されていた。

従来の評価可能なイベントの決定方法の第１の例（岩
波講座マイクロエレクトロニクス「VLSIの設計II」pp.1
91−210）では、論理シミュレーション装置内の全ての
イベントのうちでイベント時刻が最小であり、論理素子
の入力端子の信号状態変化を表すイベントを、評価可能
であると決定する。すなわち、イベント時刻が小さなも
のから順に評価し、それに係る論理素子の出力を算出し
てゆく方法をとる。

このような評価可能なイベントの決定処理を、以下
「同期式スケジューリング」と記す。

従来の論理シミュレーション装置の第１の例は、同期
式スケジューリングによって評価可能なイベントを決定
するものである。

次に、従来の評価可能なイベントの決定方法の第２の
例（特開昭61−110071）を説明する。この方法では、論
理シミュレーション装置内全てにわたるイベント時刻最
小のイベント検索により、評価可能なイベントを決定す
る（同期式スケジューリングを行う）のではなく、論理
回路を構成する各論理素子毎に独立して、評価可能なイ
ベントを決定する。

イベントを表すデータには、信号状態の信号レベルと
そのレベルの開始・終了時刻を持つ。

例えば、論理シミュレーション装置に、ある素子の入
力端子の信号状態変化を表すイベントが、その素子の全
ての入力端子に対して、それぞれ少なくとも一つイベン
トが存在する場合、それらのイベント群のイベント時刻
の最小値までは、出力信号状態が算出可能である。すな
わち、この最小のイベント時刻を持つイベントをこの時
点での評価可能なイベントと決定できる。

また、アンド（以下、ANDと記す。）ゲートの「Ｌ」
入力、オア（以下、ORと記す。）ゲートの「Ｈ」入力の
ように支配的入力が存在する場合、全ての入力端子にイ
ベントが揃わなくても、出力信号の算出が可能である。

このような支配的入力に対して支配されるイベントが
存在する場合には、これらの支配されるイベントが評価
対象と決定できる。

このように、各素子に独立して、評価可能なイベント
を決定する処理を、以下では、「非同期式スケジューリ
ング」と記す。

従来の論理シミュレーション装置の第２の例は、非同
期スケジューリングによって評価可能なイベントを決定
するものである。

発明が解決しようとする課題同期式スケジューリングを用いる論理シミュレーショ
ン装置では、装置内で最小のイベント時刻を持つイベン
トから順に、評価対象と決定していくことが必須である
ため、ある特定の時刻に係わるイベントの全ての処理を
完了したのを確認できるまで、別の時刻に係るイベント
の一切の処理はできない。

その特定の時刻に係るイベントの処理において、同時
刻を持つイベントが新たに生成される可能性がないとは
判断できないからである。

以上、言い替えれば同期式スケジューリングを用いる
論理シミュレーション装置では、装置全体にわたる何等
かの時刻同期機構が必要ということになる。

装置全体にわたる時刻同期機構の必要性は、同期式ス
ケジューリングを用いる論理シミュレーションの並列処
理化あるいはパイプライン処理化に大きな制約を与え
る。

第１に、同一のイベント時刻（すなわち、装置におい
て定められた時刻単位を用いた表現において同一のイベ
ント時刻）を持つイベント群についてのみ、並列処理化
あるいはパイプライン処理化が可能であること。時間軸
に高精度を要するシミュレーションの場合、高精度化と
共に、同一のイベント時刻を持つイベントの数は減少す
るので並列処理化又はパイプライン処理の効果も減少す
る。

第２に、複数台の論理シミュレーションプロセッサに
よる並列処理化を行う場合も、上記の理由で各論理シミ
ュレーションプロセッサが同時に実行できる処理は全て
同一のイベント時刻を持つイベントに関する処理に限ら
れる。各論理シミュレーションプロセッサの受け持つ処
理量のばらつきが大きい場合、並列処理の効果も大きく
減少する。最も大きな処理量を割り当てられた論理シミ
ュレーションプロセッサは、別の時刻を持つイベントの
一切の処理を行うことができないためである。

第３に、論理シミュレーションプロセッサの台数に係
わらず論理シミュレーションプロセッサ内の処理をパイ
プライン化した場合、いかにパイプラインバランスを最
適化しても、パイプラインの稼働率が０％になる期間が
何度も生ずること。パイプライン処理においても、パイ
プラインの各段で同時に行える処理は、同一のイベント
時刻を持つイベントに係る処理に限られる。従って、別
の時刻を持つイベントの処理が開始される前に、必ず一
度は全パイプライン段が空になっている必要があるから
である。

非同期式スケジューリングは、このような同期式スケ
ジューリングの問題点を解決したものであり、並列処理
性が高い（同時に処理できるイベント数が多い）方式で
ある。

すなわち、装置全体にわたる時刻同期機構を必要とせ
ず、各素子ごとに独立して評価可能なイベントを決定で
きるからである。

従来の論理シミュレーション装置の第２の例では、第
１の例が持つ上記の問題点は解消されるが、別に新たな
問題点が生ずる。フィードバックループを持つ論理回路
のシミュレーションが不可能なことである。

このことを、第13図の論理回路に、第14図の入力信号
（な）、（に）を加えた場合のシミュレーションを例に
とって説明する。

第13図中、Ｈ、Ｋはナンド（以下、NANDと記す。）ゲ
ートであり、h0、h1は素子Ｈの入力端子、k0、k1は素子
Ｋの入力端子である。また、第14図中、［41］−［43］
は各信号状態の変化を表すイベントである。

入力信号（な）、（に）の現在値がそれぞれ「Ｈ」、
「Ｈ」、信号（ぬ）の現在値が「Ｈ」、出力信号（ね）
の現在値が「Ｌ」である場合を考える。この時点で、イ
ベント［41］−［43］が論理シミュレーション装置内に
既に存在しているものとする。

素子Ｈに着目すれば、入力端子H0上のイベント［41］
は存在しているので、素子Ｈのシミュレーションが進行
するためには、信号（ぬ）の状態変化を表すイベントが
新たに必要となる。一方、信号（ぬ）に状態変化が生ず
るには、素子Ｋのシミュレーションが進行する必要があ
る。

素子Ｈに着目すると、既に入力端子K1上のイベント
［43］は存在しているので、素子Ｋのシミュレーション
が進行するためには、信号（ね）の状態変化を表すイベ
ントが新たに必要となるが、これには素子Ｈのシミュレ
ーションの進行が必要である。このように、依存関係の
閉回路が生じているために永久にシミュレーションは進
行しないことになる。

以下に、取り出し可能とみなす入力イベントがどのよ
うなものかを記す。

取り出し可能な入力イベントは、（１）システム内に存在する全入力イベントのうちで、
イベント時刻が最小のもの（２）個々のゲートの全入力ピン上に入力イベントが揃
ったとき、それらのうちでイベント時刻が最小のもの以上の（１）、（２）は共に、ゲートが受取る入力イ
ベントの内で、“イベント時刻が最小のもの”である。

（３）個々のゲートの一部の入力ピン上に支配的イベン
トが存在するとき、それらのうちの支配されるイベント（４）個々のゲートのある入力ピン上に他の入力状態に
依存せず取り出すことができるイベントである。

従来の方法装置では、（１）、（２）、（３）を取り
出し可能なイベントとしている。

支配的入力により取り出し可能なイベントを決定する
方法でも、支配的入力のイベント時刻よりも小さい範囲
（即ち、支配されているイベント時刻範囲）でのみ、支
配されているイベントだけが、評価対象と決定される。

（４）に示すイベントは、従来の手法では、全入力イ
ベントのうちでイベント時刻が最小になるか、他の入力
端子にイベントがすべて揃うか、支配的入力に支配され
るまで取り出すことができない。

（４）に示すイベントは、従来の方法及び装置では、
（１）全入力線上にイベントが揃うのを待つ必要があ
る。（２）イベント間の時刻比較の手間が多い。という
問題点を有する。

イベントの取り出し処理においては、並列効率に無駄
が生ずる。

このように、評価の不必要なイベントをいかに効率良
く取り出し、消去するかが問題である。

イベントの中には、「評価を行っても素子の出力状態
に変化を生じないことを、スケジューリング時に保証で
きるイベント（以下「非評価イベント」と記す）」が存
在する。このようなイベントは、評価を行う必要がな
い。

従来の方法では、イベントメモリから取り出された全
てのイベントに対して、評価処理（すなわち、その論理
素子の出力端子の信号状態を算出する処理）を行う。

ところが、イベント駆動型の論理シミュレーションで
は、算出の結果、出力端子の信号状態が変化しなかった
場合には、新たなイベントの生成はなされずにイベント
は消滅する。

入力端子に発生するイベント群の内で出力端子にイベ
ントを発生しないことが保証できるイベントは、以下の
３つの種類に分かれる。

（１）該当論理素子の他の入力端子の入力状態とそのイ
ベントより上記評価処理を行い、前の出力状態と比較し
て一致していることより保証できるイベント。

（２）該当論理素子の他の入力端子の入力状態とそのイ
ベントより上記評価処理を行わずに保証できるイベン
ト。

（３）該当論理素子の他の入力端子の入力状態に関係な
く保証できるイベント。

従って、（２）、（３）のイベントについては、評価
処理を行う必要がない。

（１）に該当するイベントのみ評価処理すれば良い。

従来の方法では、全てのイベントが評価処理されるの
で、パイプライン処理等で構成される装置では、モジュ
ールが独立して動作できるパイプライン並列性に無駄が
生ずる。

本発明は、これらの点に鑑みてなされたもので、フィ
ードバックループを持つ論理回路をも含む論理回路シミ
ュレーション一般に適用でき、かつ並列効率が高い、高
速な論理回路シミュレーション装置を提供することを目
的とする。

課題を解決するための手段上記問題点を解決するために本発明の論理シミュレー
ション方法は、前記２つの同期式スケジューリングと非
同期式スケジューリングを併用して連続的に取り出し処
理を行う。

また、支配的入力によって支配されるイベントを全入
力端子にイベントが揃うことなく取り出し、他の入力端
子に全く依存せずに独立してイベントの取り出しが可能
であるイベント（独立取り出し可能イベント）を他のイ
ベントおよびイベント時刻に関係なく取り出す。

また、評価する必要のないイベント（ただし、入力状
態の更新は必要であるイベント）を非評価イベントと
し、出力端子の信号状態を算出する処理を行わない。

また、本発明に係る論理シミュレーション装置は、評
価イベント決定部に、以下の処理を行う第１のイベント
取り出し部と、第２のイベント取り出し部の両方を設け
ている。

第１のイベント取り出し部は、素子の入力端子の信号
状態変化を表すイベントのうちで、イベント時刻が現在
時刻出力部が出力する現在時刻に一致するイベントを、
評価可能であるとしてイベント評価部に送る。

第２のイベント取り出し部は、素子の入力端子の信号
状態を表すイベントの中から、評価可能なイベントを各
素子毎に独立して決定抽出し、評価可能なイベントをイ
ベント評価部に送る。

上記両取り出し部は、登録されているイベントが評価
する必要のないイベント（非評価イベント）か否かを判
定する非評価イベント判定部を有し、非評価イベントを
示すフラグをつけて送り出す。

イベント評価部では、非評価イベント処理部を具備
し、非評価イベントに対しては、論理評価の処理を行わ
ない。

イベント伝達部では、伝達するイベントが支配的入力
を示すイベントか、上記独立取り出し可能イベントか、
それら以外かを判定するイベント識別部を具備し、それ
ぞれの性質を示すフラグを伝達するイベントに付加す
る。

作用本発明に係る論理シミュレーション装置は、第１のイ
ベント取り出し部が同期式スケジューリングを行い、第
２のイベント取り出し部が非同期式スケジューリングを
行うことにより、従来の同期式スケジューリングのみを
用いて評価可能なイベントを決定する論理シミュレーシ
ョン装置、従来の非同期式シミュレーション装置のいず
れよりも、同時に処理可能なイベントが多く、（１）論
理シミュレーションプロセッサをパイプライン構成とし
た場合、パイプライン動作（パイプライン並列性）が有
効に利用できる。（２）複数の論理シミュレーションプ
ロセッサ構成とした場合、各論理シミュレーションプロ
セッサの稼働率を高く保つことができるので、並列処理
による高速なシミュレーションが可能であるという効果
がある。

また、非同期式スケジューリングだけでは、評価可能
であると決定できないイベントも、第１のイベント取り
出し部が同期式スケジューリングにより評価可能である
と決定するので、フィードバックループが存在する論理
回路のシミュレーションを行うことができる。

前記取り出し可能な入力イベントは、（１）システム内に存在する全入力イベントのうちで、
シミュレーション時刻が最小のもの（２）個々のゲートの全入力ピン上に入力イベントが揃
ったとき、それらのうちでシミュレーション時刻が最小
のもの（３）個々のゲートの一部の入力ピン上に支配的イベン
トが存在するとき、それらのうちの支配される非評価イ
ベント（４）個々のゲートのある入力ピン上に他の入力状態に
依存せず取り出すことができる非評価イベントである。

従来の方法では、（１）又は（２）、（３）を取り出
し可能なイベントとしているのに対して、本発明では、
上記の（１）、（２）、（３）、（４）を取り出し可能
なイベントとしている。

上記（１）、（２）、（３）、（４）による取り出し
可能なイベントの決定を並列処理という観点から見る
と、（４）が最も並列性が高く、（１）が最も並列性が
低いといえる。何故ならば、（ａ）並列処理を行う場合、局所的な情報で処理が行
える程、モジュールが独立して動作できるので並列性が
向上する。

（ｂ）（１）は全ゲートの入力イベントを操作する必
要があるのに対し（２）、（３）、（４）は個々のゲー
トについて入力イベントだけを操作すればよい。さら
に、（２）と（３）、（４）を比べると、（２）は全入
力ピン上のイベントを操作する必要があるが、（３）は
最低２つの入力ピン上のイベントを、（４）は他の入力
端子に関係なく１つの入力ピン上のイベントを操作する
だけでよい。即ち、（１）よりも（２）、（２）よりも
（３）、（３）よりも（４）の方が、より局所的な情報
で処理を行うことができるからである。

イベントの中には、「評価を行っても素子の出力状態
に変化を生じないことを、スケジューリング時に保証で
きるイベント」が存在する。

このようなイベントは、評価を行う必要がないことか
ら、非評価イベントと記す。

非評価イベントを利用すると、シミュレーションを一
層高速化することができる。

非評価イベントには、以下のようなものが考えられ
る。

（１）ドミナントな入力状態に伴う非評価イベント複数の入力線を持つ素子に対して、「１つの入力線の
入力状態が決定すれば、そのときの他の入力線の入力状
態とは無関係に出力状態が一意に決定される入力状態」
をドミナントな入力状態と呼ぶ。

例えば、ANDゲートのＯレベルの入力状態がこれに当
たる。

ドミナントな入力状態の終わりを表すイベントに、イ
ベント伝達部がフラグDofを付加して評価イベント決定
部に渡すことにすれば、イベント記憶部内のイベントに
対して次のことが言える。

任意の素子Ｎの、任意の入力線Ａ上の時刻最小のイベ
ントが、Dofが付加された時刻tdからなるイベントであ
るとき、素子Ｎの入力線Ｂ（ただし、ＢはＡでない）上
の、時刻＜＝tdなるイベントは、全て非評価イベントで
ある。

（２）エッジトリガ素子の、トリガ入力に伴う非評価イ
ベント（ａ）ポジティブエッジでトリガされる素子の、トリガ
入力に対するネガティブエッジ（ｂ）ネガティブエッジでトリガされる素子の、トリガ
入力に対するポジティブエッジは、いずれも素子の出力状態を変化させない。

このようなエッジを表すイベントに、イベント伝達部
がフラグOgfを付加して評価イベント決定部に渡すこと
にすれば、イベント記憶部内のイベントに対して、次の
ことが言える。

任意の素子Ｎの、任意の入力線Ａ上の時刻最小のイベ
ントが、Ogfが付加されたイベントであるとき、そのイ
ベントは非評価イベントである。

非評価イベントは、素子の出力状態を変化させないの
で、その評価順序を「時刻順」に保証する必要がなく、
スケジューリングに際してもイベント記憶部から取り出
す順序を時刻順に限定する必要がない。

すなわち、（１）または（２）に従って「非評価イベ
ント」と確定したイベントは、いつイベント記憶部から
取り出しても良いことになる。

このとき、（１）による非評価イベントは、素子の入
力線のうち、最低２つ以上にイベントが揃えば、イベン
ト記憶部から取り出せる。（２）による非評価イベント
は、素子の入力線の１つにイベントが存在すればイベン
ト記憶部から取り出せる。

このように非評価イベントか否かの判定には、従来の
非同期式スケジューリングと比較して、（ａ）全入力線上にイベントが揃うのを待つ必要がな
い。

（ｂ）イベント間の時刻比較の手間が少ない。

という特徴があるので、これを利用することによって、
スケジューリングを高速化することができる。

また、非評価イベントに対しては、評価を省略するこ
とによって、一層シミュレーションを高速化することが
できる。

なお、非評価イベントは、非同期式スケジューリング
中に限って発生するものではなく、同期式スケジューリ
ング中にも発生する。

評価する必要のないイベント（ただし、入力状態の更
新は必要であるイベント）を非評価イベントとし、出力
端子の信号状態を算出する処理を行わない。

したがって、この評価処理分だけ処理量が減少し、パ
イプライン処理の並列効率がさらに向上する。

また、支配的入力によってのみならず、他の入力端子
に依存せずに独立してイベントの取り出しが可能である
イベント（独立取り出し可能イベント）を他のイベント
およびイベント時刻に関係なく処理できるため、イベン
トの取り出し処理において並列処理効率がさらに向上す
る。

実施例第１図は、本発明に係る論理シミュレーション方法及
び装置の第１の実施例を示す図である。

図中100は現在時刻出力部、110は通信部、120は論理
シミュレーションプロセッサ、130は評価イベント決定
部、140はイベント記憶部、150は第１のイベント取り出
し部、160は第２のイベント取り出し部、170はイベント
評価部、171は入力状態記憶部、172は論理評価テーブ
ル、173は素子の動作遅延記憶部、174は出力状態記憶
部、180はイベント伝達部、181は配線情報記憶部であ
る。

また、第２図は、本発明の論理シミュレーション方法
で処理される各イベントを示す図である。

第１図に示す論理シミュレーションの動作を説明す
る。

現在時刻出力部100は、全ての論理シミュレーション
プロセッサ内に存在する全てのイベントが持つイベント
時刻の最小値を、現在時刻Tcとして出力する。

第１図中のイベント［ア］は、論理回路の入力信号を
表すイベント群のいずれかであり、入力端子の信号状態
変化が発生した素子の識別子G1、識別子G1が示す素子の
いくつかの入力端子のうち信号状態変化が発生した入力
端子の識別子P1、識別子P1が示す入力端子の変化後の信
号状態S1、入力端子の信号状態を変化した時刻（入力イ
ベント時刻）T1から成るイベントとして、通信路110に
出力される。

論理シミュレーションプロセッサ120は、イベント
［ア］を通信路110から受け取る。論理シミュレーショ
ンプロセッサ120中のイベント記憶部イベント記憶部140
は、［ア］を受け取り記憶する。第１のイベント取り出
し部150、第２のイベント取り出し部160は、［ア］をイ
ベント記憶部140から取り出してイベント評価部170に送
る。ただし、第１のイベント取り出し部150と第２のイ
ベント取り出し部160は、互いに独立したハードウェア
により実現され、並行して取り出し処理を行うことがで
き、第１のイベント取り出し部150は同期式スケジュー
リングによってイベント評価部170に送るイベントを決
定し、第２のイベント取り出し部160は非同期式スケジ
ューリングによってイベント評価部170に送るイベント
を決定する。第１のイベント取り出し部150は、随時イ
ベント記憶部140の中に存在するイベントを参照して、
現在時刻Tcと一致するイベント時刻を持つイベントを評
価可能であると決定し、そのイベントをイベント記憶部
140から取り出してイベント評価部170に送る。

第２のイベント取り出し部160は、イベント記憶部140
の中に存在するイベントを参照して、各素子の、全ての
入力端子にイベントが揃ったとき、それらイベントのう
ちでイベント時刻が最小のイベントを評価可能であると
決定し、そのイベントをイベント記憶部140から取り出
してイベント評価部170に送る。

イベント評価部170では、評価イベント決定部130から
イベント［ア］を受け取り、イベント［ア］のG1、P1、
S1を用いて、入力状態記憶部171の入力状態を更新し、
評価テーブル172を用いて論理素子における出力状態の
算出を行う。出力状態記憶部174から前の出力状態を読
み出し、この出力状態に変化がある場合には、出力状態
を更新し、G1、S2、T2、P2で構成される新たなイベント
［イ］を生成する。生成したイベント［イ］をイベント
伝達部180に送る。

端子識別子P2は、出力端子を示す識別子である。状態
値S2は、変化後の信号状態を示す状態値である。イベン
ト時刻T2は、イベント時刻T1に動作遅延時間記憶部から
読み出した論理素子の動作遅延時間を加算した時刻であ
る。一方、イベント評価部170における出力状態の算出
の結果、出力状態が変化しなかった場合には新たなイベ
ントの生成を行わない。

イベント伝達部180は、イベント評価部170からイベン
ト［イ］を受け取り、イベント［イ］の素子識別子G1を
キーとして配線情報記憶部181から配線情報として配線
先の素子を示す素子識別子G2、配線先の端子を示す端子
識別子P2、配線遅延を読み出す。さらに、前記イベント
時刻T2に読み出した配線遅延を加算して、イベント時刻
T3を生成する。

上記G2、P2、T3、イベント［イ］の状態値S2で構成さ
れる新たなイベント［ウ］をファンアウトの数だけ生成
する。生成したイベント［ウ］を通信路110に送る。

なお、第１図に示す実施例において論理シミュレーシ
ョンプロセッサは並列構成にしてもよい。また、各パイ
プラインステージを並列構成にしてもよい。

上記の方法・構成によって以下に示す効果がある。

従来の同期式スケジューリングのみを用いて評価可能
なイベントを決定する論理シミュレーション装置、従来
の非同期式シミュレーション装置のいずれよりも、同時
に処理可能なイベントが多く、（１）論理シミュレーシ
ョンプロセッサをパイプライン構成とした場合、パイプ
ライン動作（パイプライン並列性）が有効に利用でき
る。（２）複数の論理シミュレーションプロセッサ構成
とした場合、各論理シミュレーションプロセッサの稼働
率を高く保つことができるので、並列処理による高速な
シミュレーションが可能であるという効果がある。

第３図は、本発明のイベント伝達部の一実施例を示す
図である。配線情報記憶部301と伝達イベント識別部302
で構成される。

第４図は、本発明の評価イベント決定部の一実施例を
示す図である。イベント記憶部400、第１のイベント取
り出し部401、第２のイベント取り出し部402、第１の非
評価イベント判定部403、第２の非評価イベント判定部4
04で構成される。

第５図は、本発明のイベント評価部の一実施例を示す
図である。非評価イベント処理部500と評価イベント処
理部501で構成される。

非評価イベント処理部500、評価イベント処理部501
は、それぞれ独立したハードウェアにより実現され、パ
イプライン処理を行うことができる。

以下に、非評価イベントを取り出す方法を説明する。

イベントを伝達する際に、伝達イベント識別部302
は、そのイベントが１つの入力端子の入力状態のみで素
子の出力状態が決定するような支配的入力状態の終わり
を表すイベント、即ちイベントの変化面の状態が支配的
入力を示すイベントであれば、Dofフラグを真とし、他
の入力端子に依存せずに独立に取り出し可能なイベント
であれば、Ogfフラグを真とし、それら以外の場合に
は、Dofフラグ、Ogfフラグを偽として、イベント［ウ］
に、イベントが支配的入力であるか否かを示すフラグDo
fフラグ、イベントが他の入力端子の状態に依存せずに
取り出せるか否かを示すフラグOgfフラグを付加したイ
ベント［カ］を通信路110に送る。

イベント記憶部140は、通信路110からイベント［ア］
に、前記Dofフラグ、Ogfフラグを付加したイベント
［エ］を受け取り記憶する。

第１の非評価イベント判定部403は、前記伝達された
イベント群のDofフラグ、Ogfフラグ、イベント時刻等を
用いて、前記伝達されたイベントが評価する必要のない
イベントか否かを判定し、第１のイベント取り出し部40
1は、取り出したイベントが評価イベントならば、Valid
フラグを真とし、非評価イベントならば、Validフラグ
を偽として、イベント［イ］に評価する必要があるか否
かを示すフラグValidフラグを付加したイベント［オ］
をイベント評価部170に送る。

同様に第２の非評価イベント判定部404は、前記伝達
されたイベント群のDofフラグ、Ogfフラグ、イベント時
刻等を用いて、前記伝達されたイベントが評価する必要
のないイベントか否かを判定し、第２のイベント取り出
し部402は、取り出したイベントが評価イベントなら
ば、Validフラグを真とし、非評価イベントならば、Val
idフラグを偽としてイベント［オ］をイベント評価部17
0に送る。

第６図、第７図に、非評価イベントとしてイベント記
憶部400から取り出せるイベントの例を示す。

第６図は、非同期式スケジューリングで、評価イベン
ト決定部がイベントを受け取ったときに、非評価イベン
トとなるものを示している。

Ｍ、Ｎは、３入力AND素子、Ｏはエッジトリガ素子で
ある。

素子Ｍの入力端子m2に対して既に時刻＜＝tdなるイベ
ント［m2］が、イベント記憶部400にあり、入力端子m0
に対して受け取ったイベント［m0］が、Dofが真である
時刻tdなるイベントである場合、［m2］は非評価イベン
トとなる。

素子Ｎの入力端子n2に対して既にDofが真である時刻t
dなるイベント［n2］が、イベント記憶部400にあり、入
力端子n0に対して受け取ったイベント［n0］が、時刻＜
＝tdなるイベントである場合、［n0］は非評価イベント
となる。

素子Ｏのエッジトリガ入力端子o0に対して受け取った
イベント［o0］が、Ogfが真であるイベントである場
合、［o0］は非評価イベントとなる。

第７図は、非同期式スケジューリング、同期式スケジ
ューリングを問わず、あるイベントがイベント記憶部か
ら取り出されたときに、非評価イベントとなるものを示
している。

Ｐ、Ｑは、３入力AND素子、Ｒはエッジトリガ素子で
ある。

素子Ｐの入力端子p0に対して時刻＜＝tdなるイベント
［g0］とDofが真である時刻tdなるイベント［p0］、入
力端子p2に対して時刻＜＝tdなるイベント［p2］が、既
にイベント記憶部400にあり、イベント［g0］がイベン
ト記憶部400から取り出された場合、［p2］は非評価イ
ベントとなる。

素子Ｑの入力端子q0に対して時刻＜＝tdなるイベント
［g1］と時刻＜＝tdなるイベント［q0］、入力端子q2に
対してDofが真である時刻tdなるイベント［q2］が、既
にイベント記憶部400にあり、イベント［g1］がイベン
ト記憶部400から取り出された場合、［q1］は非評価イ
ベントとなる。

素子Ｒのエッジトリガ入力素子r0に対して、Ogfが真
であるイベント［r0］とイベント［r0］の時刻以下の時
刻を持つイベント［g2］が、既にイベント記憶部400に
あり、イベント［g2］がイベント記憶部400から取り出
された場合、［r0］は非評価イベントとなる。

伝達イベント識別部、非評価イベント判定部を具備す
ることで、より局所的な情報でイベントの取り出し処理
を行え、（１）全入力線上にイベントが揃うのを待つ必
要がない。（２）イベント間の時刻比較の手間が少な
い。

等の利点を有し、並列処理効率の高い、より高速な論
理回路シミュレーションが可能である。

以下に、非評価イベントの処理方法を説明する。

非評価イベント処理部800は、イベント［オ］を受け
取り、Validフラグが偽である非評価イベントに対して
は、入力状態の更新のみを行い、評価イベント処理部80
1にイベントを送らない。

イベント評価部170が、論理評価する必要のないイベ
ントである非評価イベントに対しては入力状態の更新の
みを行う非評価イベント処理部800を具備し、前記非評
価イベントを論理評価しない。

評価イベントに対しては、論理評価をしないことによ
り処理量が削減される等の利点を有し、並列処理効率の
高い、より高速な論理回路シミュレーションが可能であ
る。

次に、本発明に係る論理シミュレーション装置で、イ
ベントがどのような順に処理されるかを、第８図の論理
回路図が表す論理回路に第９図の入力信号（あ）、
（い）、（か）、（く）を加えた場合の論理回路動作を
シミュレーションする場合を例にとって説明する。

第８図中、Ａ、ＤはANDゲート、Ｂ、ＣはNANDゲー
ト、a0、a1は素子Ａの入力端子、b0、b1は素子Ｂの入力
端子、c0、c1は素子Ｃの入力端子、d0、d1は素子Ｄの入
力端子である。

また、第８図中、［１］−［11］は各信号状態の変化
を表すイベントである。

入力信号（あ）、（い）、（か）、（く）の現在値が
それぞれ「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」、信号
（う）、（え）、（お）、（き）の現在値が「Ｈ」、
「Ｈ」、「Ｌ」、「Ｈ」、出力信号（け）の現在値が
「Ｌ」である場合を考える。この時点で、イベント
［１］、［５］、［６］、［７］、［９］、［10］、
［11］がイベント記録部400に既に記憶されているもの
とする。時刻t1までのシミュレーションを説明する。

まず、イベント［１］は、全イベントのうちで時刻最
小であるので同期式スケジューリングによって評価可能
であると決定できる。また、素子Ａにおいて全ての入力
端子にイベントが揃っているので非同期式スケジューリ
ングによって評価可能であると決定することもできる。
イベント［１］は、第１のイベント取り出し部401ある
いは第２のイベント取り出し部402によって、イベント
記憶部400から取り出され、イベント評価部170に送られ
る。

イベント［１］が評価処理された結果、イベント
［２］が発生する。

一方、イベント［１］が取り出されたことにより、Do
fフラグが真であるイベント［６］とイベント［５］の
待ち合わせが成立し、イベント［５］が非評価イベント
として取り出すことができる。イベント［５］は、Vali
dフラグを偽にしてイベント評価部170に送られ、非評価
イベント処理部500が、入力端子a1の入力状態のみ更新
し、評価イベント処理部501に送らずイベントを消去す
る。同様に、イベント［６］も非評価イベントとして処
理される。

イベント［６］が取り出された結果、イベント［７］
が評価可能なイベントとして取り出すことができる。イ
ベント［７］は、Validフラグを真にしてイベント評価
部170に送られ、評価処理され、イベント［８］が発生
する。

イベント［２］は、同期式スケジューリングで評価可
能であると決定され、イベント評価部170に送られ、評
価処理された結果、イベント［３］が発生する。イベン
ト［３］は、イベント識別部302で、Dofフラグを真に設
定される。

イベント［３］は、同期式スケジューリング又は非同
期式スケジューリングで取り出され、評価処理されイベ
ント［４］、［４′］が発生する。

イベント［４］、［４′］は、すぐに非評価イベント
として取り出すことができ、評価処理されずに消滅す
る。

このときイベント［５］、［６］、［７］に対する非
同期式スケジューリングと［３］、［４］、［４′］に
対する非同期式スケジューリングは、独立して行うこと
ができる。また、［５］、［６］、［７］に対する非同
期式スケジューリングは［２］の同期式スケジューリン
グの後でもよい。

その後、［８］、［９］、［10］は同期式スケジュー
リングで決定され、時刻t1までのシミュレーションが完
了する。

以上、イベント［５］、［６］、［７］は、イベント
［２］のイベント記憶部400への登録を待たずに取り出
せ、パイプラインに隙間を生ずることによる速度の低下
を防ぐことができる。

また、［４］、［４′］、［５］、［６］は、非評価
イベントとして評価処理を省くことができる。

第10図の論理回路図が表す論理回路に第11図の入力信
号（こ）、（さ）、（し）を加えた場合の論理回路動作
をシミュレーションする場合を例にとって説明する。

第10図中、Ｅはクリア端子付のＤ型フリップフロッ
プ、e0、e1、e2は素子Ｅの入力端子であり、e0はデータ
入力端子、e1はクロック端子、e2はクリア端子である。

また、第11図中、［21］−［31］は各信号状態の変化
を表すイベントである。

入力信号（こ）、（さ）、（し）の現在値がそれぞれ
「Ｈ」、「Ｌ」、「Ｈ」、出力信号（す）の現在値が
「Ｌ」である場合を考える。この時点で、イベント［2
1］−［30］がイベント記憶部400に既に記憶されている
ものとする。

まず、イベント［21］は、全イベントのうちで時刻最
小であるので同期式スケジューリングによって評価可能
であると決定できる。また、素子Ｅにおいて全ての入力
端子にイベントが揃っているので非同期式スケジューリ
ングによって評価可能であると決定することもできる。
イベント［21］は、第１のイベント取り出し部401ある
いは第２のイベント取り出し部402によって、イベント
記憶部400から取り出され、イベント評価部170に送られ
る。

イベント［21］が評価処理された結果、出力に変化が
ないのでイベントは発生しない。

一方、イベント［21］が取り出されたことにより、Do
fフラグが真であるイベント［５］が入力端子の先頭に
なり、支配されるイベント［22］、［23］、［24］を連
続的に非評価イベントとして取り出すことができる。イ
ベント［22］、［23］、［24］は、Validフラグを偽に
してイベント評価部170に送られ、非評価イベント処理
部500が、入力端子E0、E1の入力状態のみ更新し、評価
イベント処理部501に送らずイベントを消去する。

イベント［22］、［23］、［24］が取り出された結
果、イベント［25］が評価可能なイベントとして取り出
すことができる。イベント［25］は、Validフラグを真
にしてイベント評価部170に送られ、評価処理され、イ
ベントは発生しない。

Ogfフラグが真であるイベント［26］は、すぐに非評
価イベントとして取り出すことができ、Validフラグを
偽にしてイベント評価部170に送られ、評価処理されず
に消滅する。また、イベント［26］は、イベント［22］
が取り出された後であれば、イベント［23］、［24］、
［25］よりも先に取り出すことができる。

イベント［27］は、同期式スケジュールリングで評価
可能であると決定でき、イベント評価部170に送られ、
評価処理された結果、イベント［31］が発生する。

イベント［27］が取り出された結果、Ogfフラグが真
であるイベント［29］は、すぐに非評価イベントとして
取り出すことができ、評価処理されずに消滅する。

その後、イベント［28］、［30］が同期式スケジュー
リングで評価可能であると決定でき、イベント評価部17
0に送られ、評価処理された結果、イベントは発生しな
い。

以上、イベント［22］、［23］、［24］、［26］、
［29］は、非評価イベントとして評価処理を省くことが
でき、イベント［26］、［29］は他の入力端子に関係な
く取り出すことができ、パイプラインに隙間を生ずるこ
とによる速度の低下の防ぐことができる。

第12図は、本発明の特許請求の範囲第（１）、（２）
項に係る論理シミュレーション装置の第２の実施例であ
り、現在時刻出力部100、通信部110、論理シミュレーシ
ョンプロセッサ120、評価イベント決定部130、イベント
記憶部140、第１のイベント取り出し部150、イベント評
価部170、非評価イベント処理部500、評価イベント処理
部501、イベント伝達部180で構成される。

本実施例では、同期式スケジューリングのみが行なわ
れ、非評価イベントに対しては、非評価イベント処理50
0によって、入力状態のみを更新し、評価処理は行なわ
れない。

第10図、第11図を用いて、イベントがどのように処理
されるかを説明する。

第１のイベント取り出し部150からのイベント取り出
しは、従来通り全て時刻順（同期式スケジューリング）
になるが、［23］、［24］、［26］、［28］、［29］、
［30］は、非評価イベントとして、非評価イベント処理
部500によって処理され、評価処理はなされない。

このように、同期式スケジューリングのみを用いる場
合には、支配的入力に対する処理ができないが、エッジ
トリガ素子のデータ入力に対するイベントは全て非評価
イベントと決定できる点が異なる。従って、従来の同期
式スケジューリングのみを用いて、入力端子に発生する
イベントを全て評価する論理シミュレーションよりも、
無駄な処理を省き、より高速な論理シミュレーションが
可能である。

発明の効果本発明は、従来の同期式スケジューリングのみを用い
て評価可能なイベントを決定する論理シミュレーション
装置、従来の非同期式シミュレーション装置のいずれよ
りも、同時に処理可能なイベントが多く、（１）論理シ
ミュレーションプロセッサをパイプライン構成とした場
合、パイプライン動作（パイプライン並列性）が有効に
利用できる。（２）複数の論理シミュレーションプロセ
ッサ構成とした場合、各論理シミュレーションプロセッ
サの稼働率を高く保つことができるので、並列処理によ
る高速なシミュレーションが可能であるという効果があ
る。

また、非同期式スケジューリングだけでは、評価可能
であると決定できないイベントも、第１の評価イベント
取り出し部が同期式スケジューリングにより評価可能で
あると決定するので、フィードバックループが存在する
論理回路のシミュレーションを行うことができる。

また、非評価イベントの概念を導入して、イベントの
待ち合わせ、時刻比較、論理評価等の処理において、無
駄な処理を省くことにより、処理量を削減し、並列処理
効率をさらに向上することができる。

非評価イベント判定部、イベント識別部を具備するこ
とで、より局所的な情報でイベントの取り出し処理を行
え、（１）全入力線上にイベントが揃うのを待つ必要が
ない。（２）イベント間の時刻比較の手間が少ない。等
の利点を有し、並列処理効率の高い、より高速な論理回
路シミュレーションが可能である。

非評価イベント処理部を具備することで、非評価イベ
ントに対しては論理評価をしない利点を有し、並列処理
効率の高い、より高速な論理回路シミュレーションが可
能である。

【図面の簡単な説明】

第１図は本発明に係る論理シミュレーション装置の第１
の実施例のブロック図、第２図は本発明に係る論理シミ
ュレーション装置で処理されるイベントの構成図、第３
図は本発明に係るイベント伝達部の実施例の構成図、第
４図は本発明に係る評価イベント決定部の実施例の構成
図、第５図は本発明に係るイベント評価部の実施例の構
成図、第６図、第７図は、非評価イベントとしてイベン
ト記憶部から取り出されるイベントを示すイベント図、
第８図、第10図は、本発明に係る論理シミュレーション
装置で処理される論理回路を示す回路図、第９図、第11
図は、本発明に係る論理シミュレーション装置で第８
図、第10図の論理回路をシミュレーションした場合の各
信号値を示すタイミングチャート、第12図は本発明に係
る論理シミュレーション装置の第２の実施例のブロック
図、第13図は従来の論理シミュレーション装置で処理さ
れる論理回路の一例を示す回路図、第14図は、従来の論
理シミュレーション装置で第13図の論理回路をシミュレ
ーションした場合の各信号値を示すタイミングチャート
である。 100……現在時刻出力部、110……通信路、 120……論理シミュレーションプロセッサ、 130……評価イベント決定部、 140、400……イベント記憶部、 150、401……第１のイベント取り出し部、 160、402……第２のイベント取り出し部、 170……イベント評価部、 171……入力状態記憶部、172……論理評価テーブル、 173……素子の動作遅延記憶部、 174……出力状態記憶部、180……イベント伝達部、 181、301……配線情報記憶部、 302……イベント識別部、 403……第１の非評価イベント判定部、 404……第２の非評価イベント判定部、 500……非評価イベント処理部、 501……評価イベント処理部。

Claims

(57)【特許請求の範囲】

【請求項１】存在する全てのイベントのイベント時刻の
最小値を越えない値を現在時刻として出力する現在時刻
出力部、各素子の入力端子の信号状態より出力端子の信
号状態を算出するイベント評価部、各素子の出力端子に
発生するイベントより前記素子の後段につながる素子の
入力端子の信号状態変化を表すイベントを作成するイベ
ント伝達部、イベント伝達部から出力されたイベント群
から前記イベント評価部に送るイベントの決定・抽出を
行う評価イベント決定部を用いて、評価イベント決定部
は、イベント記憶部を用いて、イベント伝達部から出力
されたイベントを一時記憶し、イベント取り出し部を用
いて、素子の入力端子の信号状態変化を表すイベントの
うちで、イベント時刻が現在時刻出力部が出力する現在
時刻に一致するイベントを、評価可能であるとしてイベ
ント評価部に送り、イベント評価部は、評価イベント決
定部から素子の入力端子の信号状態変化を表すイベント
を受け取り、そのイベントが論理評価する必要がある場
合には、その素子の出力端子の信号状態を算出し、変化
した場合には出力端子の信号状態変化を表すイベントを
作成してイベント伝達部に送り、イベント伝達部は、イ
ベント評価部から出力端子の信号状態変化を表すイベン
トを受け取り、その素子の後段につながる素子の入力端
子の信号状態変化を表すイベントを作成し、評価イベン
ト決定部に送り、前記評価イベント決定部から受け取っ
たイベントが、論理評価する必要のないイベントである
非評価イベントに対しては、入力状態の更新のみを行う
ことを特徴とする論理シミュレーション方法。
【請求項２】存在する全てのイベントのイベント時刻の
最小値を越えない値を現在時刻として出力する現在時刻
出力部、各素子の入力端子の信号状態より出力端子の信
号状態を算出するイベント評価部、各素子の出力端子に
発生するイベントより前記素子の後段につながる素子の
入力端子の信号状態変化を表すイベントを作成するイベ
ント伝達部、イベント伝達部から出力されたイベント群
から前記イベント評価部に送るイベントの決定・抽出を
行う評価イベント決定部を具備し、評価イベント決定部
は、評価可能なイベントを決定抽出してイベント評価部
に送るイベント取り出し部を具備し、イベント伝達部か
らイベント取り出し部へ行く径路にイベント記憶部を配
し、イベント記憶部は、イベントを一時記憶し、イベン
ト取り出し部は、素子の入力端子の信号状態変化を表す
イベントのうちで、イベント時刻が現在時刻出力部が出
力する現在時刻に一致するイベントを、評価可能である
としてイベント評価部に送り、イベント評価部は、評価
イベント決定部から素子の入力端子の信号状態変化を表
すイベントを受け取り、そのイベントが論理評価する必
要がある場合には、その素子の出力端子の信号状態を算
出し、変化した場合には出力端子の信号状態変化を表す
イベントを作成してイベント伝達部に送り、イベント伝
達部は、イベント評価部から出力端子の信号状態変化を
表すイベントを受け取り、その素子の後段につながる素
子の入力端子の信号状態変化を表すイベントを作成し、
評価イベント決定部に送り、イベント評価部が、論理評
価する必要のないイベントである非評価イベントに対し
ては入力状態の更新のみを行う非評価イベント処理部を
具備することを特徴とする論理シミュレーション装置。
【請求項３】存在する全てのイベントのイベント時刻の
最小値を越えない値を現在時刻として出力する現在時刻
出力部、各素子の入力端子の信号状態より出力端子の信
号状態を算出するイベント評価部、各素子の出力端子に
発生するイベントより前記素子の後段につながる素子の
入力端子の信号状態変化を表すイベントを作成するイベ
ント伝達部、イベント伝達部から出力されたイベント群
から前記イベント評価部に送るイベントの決定・抽出を
行う評価イベント決定部を用いて、評価イベント決定部
は、イベント記憶部を用いて、イベント伝達部から出力
されたイベントを一時記憶し、第１のイベント取り出し
部を用いて、素子の入力端子の信号状態変化を表すイベ
ントのうちで、イベント時刻が現在時刻出力部が出力す
る現在時刻に一致するイベントを、評価可能であるとし
てイベント評価部に送り、第２のイベント取り出し部を
用いて、素子の入力端子の信号状態を表すイベントの中
から、評価可能なイベントを各素子毎に独立して決定抽
出し、評価可能なイベントをイベント評価部に送り、イ
ベント評価部は、評価イベント決定部から素子の入力端
子の信号状態変化を表すイベントを受け取り、その素子
の出力端子の信号状態を算出し、変化した場合には出力
端子の信号状態変化を表すイベントを作成してイベント
伝達部に送り、イベント伝達部は、イベント評価部から
出力端子の信号状態変化を表すイベントを受け取り、そ
の素子の後段につながる素子の入力端子の信号状態変化
を表すイベントを作成し、評価イベント決定部に送り、
現在時刻出力部は、装置内に存在する全てのイベントが
イベント記憶部に格納されるのを待つことなく、現在時
刻に一致するイベント時刻を持つイベントが装置内に存
在するか否かを判定し、現在時刻に一致する時刻を持つ
イベントが装置内に存在しないと判定したときに、現在
時刻を更新し、イベント駆動型の論理シミュレーション
を行う論理シミュレーション方法であり、イベントを伝
達する際に、そのイベントが１つの入力端子の入力状態
のみで素子の出力状態が決定する支配的入力状態の終わ
りを表すイベントであるかどうか、他の入力端子に依存
せずに独立に取り出し可能なイベントであるか、また
は、それら以外のイベントかを判定して、それぞれの性
質を示すフラグを付加してイベントを伝達し、前記伝達
されたイベントが評価する必要のないイベントか否かを
判定し、イベントの取り出しを行う論理シミュレーショ
ン方法。
【請求項４】存在する全てのイベントのイベント時刻の
最小値を越えない値を現在時刻として出力する現在時刻
出力部、各素子の入力端子の信号状態より出力端子の信
号状態を算出するイベント評価部、各素子の出力端子に
発生するイベントより前記素子の後段につながる素子の
入力端子の信号状態変化を表すイベントを作成するイベ
ント伝達部、イベント伝達部から出力されたイベント群
から前記イベント評価部に送るイベントの決定・抽出を
行う評価イベント決定部を具備し、評価イベント決定部
は、評価可能なイベントを決定抽出してイベント評価部
に送る第１のイベント取り出し部と第２のイベント取り
出し部を具備し、イベント伝達部から第１、第２のイベ
ント取り出し部へ行く径路にイベント記憶部を配し、イ
ベント記憶部は、イベントを一時記憶し、第１のイベン
ト取り出し部は、素子の入力端子の信号状態変化を表す
イベントのうちで、イベント時刻が現在時刻出力部が出
力する現在時刻に一致するイベントを、評価可能である
としてイベント評価部に送り、第２のイベント取り出し
部は、素子の入力端子の信号状態を表すイベントの中か
ら、評価可能なイベントを各素子毎に独立して決定抽出
し、評価可能なイベントをイベント評価部に送り、イベ
ント評価部は、評価イベント決定部から素子の入力端子
の信号状態変化を表すイベントを受け取り、その素子の
出力端子の信号状態を算出し、変化した場合には出力端
子の信号状態変化を表すイベントを作成してイベント伝
達部に送り、イベント伝達部は、イベント評価部から出
力端子の信号状態変化を表すイベントを受け取り、その
素子の後段につながら素子の入力端子の信号状態変化を
表すイベントを作成し、評価イベント決定部に送り、現
在時刻出力部は、装置内に存在する全てのイベントがイ
ベント記憶部に格納されるのを待つことなく、現在時刻
に一致するイベント時刻を持つイベントが装置内に存在
するか否かを判定し、現在時刻に一致する時刻を持つイ
ベントが装置内に存在しないと判定したときに、現在時
刻を更新し、イベント駆動型の論理シミュレーションを
行う論理シミュレーション装置であり、イベント伝達部
が、伝達するイベントが１つの入力端子の入力状態のみ
で素子の出力状態が決定する支配的入力状態の終わりを
表すイベントであるかどうか、他の入力端子に依存せず
に独立に取り出し可能なイベントであるか、または、そ
れら以外のイベントかを判定するイベント識別部を具備
し、それぞれの性質を示すフラグを付加してイベントを
伝達し、評価イベント決定部が、前記イベント伝達部か
ら出力されたイベントが評価する必要のないイベントか
否かを判定する第１の非評価イベント判定部と第２の非
評価イベント判定部を具備し、イベントの取り出しを行
う論理シミュレーション装置。
【請求項５】論理評価する必要のないイベントである非
評価イベントに対しては、入力状態の更新のみを行い、
前記非評価イベントを論理評価しないことを特徴とする
請求項３記載の論理シミュレーション方法。
【請求項６】イベント評価部が、論理評価する必要のな
いイベントである非評価イベントに対しては入力状態の
更新のみを行う非評価イベント処理部を具備し、前記非
評価イベントを論理評価しないことを特徴とする請求項
４記載の論理シミュレーション装置。