JP2723017B2 - シミュレーションエンジン - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路のシミュレー
ションエンジンに関し、特にハードウェア論理シミュレ
ーション装置に適用されるシミュレーションエンジンに
関する。

【０００２】

【従来の技術】従来の特化したハードウェアシミュレー
ションマシーンであるシミュレーションエンジンの例は
特開平２−１２３４３号公報を参照できる。従来のシミ
ュレーションエンジンは、ゲートレベルの論理回路を高
速にシミュレーションすることを目的として設計されて
いる。この種のシミュレータでは、シミュレーションを
高速化するため、シミュレーション単位を単純なプリミ
ティブゲートに限定しており、ＡＮＤ−ＯＲ−ＩＮＶ等
の複合ゲートや加算器等の機能ブロックをシミュレーシ
ョンする場合は、プリミティブゲートの組み合わせによ
って等価回路を構成しなければシミュレーションを行う
ことができない。

【０００３】これを解決する手段として、汎用のマイク
ロプロセッサを用いて機能レベルのシミュレーションを
実現した論理シミュレータが考えられる。だが、汎用プ
ロセッサは論理シミュレーション専用に開発されたもの
ではないため、１つのシミュレーション単位に対して数
十〜数百ステップの命令を費やしてシミュレーションを
行うことになる。また、機能レベルの論理シミュレーシ
ョンでは、０／１の確定論理値以外に不定値Ｘやハイイ
ンピーダンス値Ｚを想定した４値論理のシミュレーショ
ンが必須となるが、汎用プロセッサは４値論理を直接扱
うことは不可能である。そのため、４値論理のシミュレ
ーションを行うためには相当のステップ数の命令が必要
となる。以上の点から、汎用プロセッサを用いた論理シ
ミュレータでは、命令ステップ数の増加によるシミュレ
ーション速度の低下が無視できないものになる。

【０００４】また、シミュレーションエンジンは特定の
シミュレーションアルゴリズムに基づいて開発されるた
め、小規模な論理回路を対象とするシミュレータと大規
模な論理回路を対象とするシミュレータとではそのアー
キテクチャは異なることが多い。

【０００５】

【発明が解決しようとする課題】本発明は、従来の論理
シミュレータが苦手としていた４値論理の機能レベル論
理シミュレーションを高速に行うことを目的とする。ま
た、小規模の論理回路をシミュレーションするシミュレ
ーションアクセラレータから大規模の論理回路をシミュ
レーションするハードウェア論理シミュレータまで同一
のアーキテクチャを持つ論理シミュレータを構成するこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明のエンジンは、外
部からの起動指令によりエンジンを起動制御しシミュレ
ーション終了命令によりシミュレーション制御を停止さ
せ外部へシミュレーション修了を通知する制御手段（以
下制御部）と、シミュレーションすべき論理回路が機能
ブロックであるノードを特定する番号および入力値を記
憶する入力記憶手段（入力メモリ）と、命令を記憶する
命令記憶手段（命令メモリ）と、前記制御部の制御の下
で前記入力メモリから該ノードを特定する番号を読出し
て前記命令メモリの開始アドレスを決定し命令のフェッ
チアドレスを計算するアドレス計算手段（以下シーケン
サ）と、前記命令メモリからの命令に基いて前記入力メ
モリからのノードの入力値のシミュレーション演算を行
う演算実行手段（以下演算実行部）と、この演算実行部
からのシミュレーション演算結果を前記ノードを特定す
る番号とともに記憶する出力記憶手段（以下出力メモ
リ）とを含む。

【０００７】前記演算実行部の１つは、比較の非対象論
理ビットの位置を指示し、任意の論理ビット位置を比較
対象からマスクする情報を格納するレジスタと、比較演
算結果を保持する比較フラグレジスタと、この比較フラ
グレジスタに保持されている前回の比較演算結果を現在
の比較演算に反映させ任意の論理ビット長のデータの比
較演算を行い比較演算結果から特定の比較条件の成立を
判断し前記レジスタからの情報により比較演算対象から
はずして比較演算をする比較器とを含む。

【０００８】前記演算実行部の１つは、演算結果の一部
てあるキャリーを保持し次の演算へフィードバックする
ためのキャリーレジスタと、入力された論理値およびキ
ャリーレジスタからのフィードバックキャリー入力値の
うち演算に不要な論理ビットを演算対象からマスクする
入力マスク部と、この入力マスク部の出力の全ビットを
入力とする論理演算を行って１ビットの出力を得る縮退
論理演算器とを含む。

【０００９】

【実施例】次に、本発明の一実施例について図面を用い
て詳細に説明する。

【００１０】なお、以下の説明においては、便宜上次の
用語を用いる。ノードとは、論理回路シミュレーション
におけるシミュレーションの単位を指す。ネットとは、
ノード間の接続を指す。ＩＤとは、ノードを同定するた
めに一意にふられたノード番号を指す。ワードとは、あ
る特定の論理ビット長を指す。ワード中の論理ビット位
置は、最下位のビットをビット

〔０〕とした降順で示
す。

【００１１】図１を参照して本発明の一実施例を説明す
る。

【００１２】図１（ａ）には、シミュレーションエンジ
ン１０の構成の一例が示されている。制御部１は、シミ
ュレーションエンジン１０全体を制御するブロックであ
る。制御部１は端子２０１を通して外部と接続され、シ
ミュレーション起動指令の受信、エンジン１０の起動・
停止、および外部へのシミュレーション終了通知を行
う。シーケンサ２は、制御部１の指令を受けて、シミュ
レーション命令を命令メモリから読出すブロックであ
る。シミュレーションの起動を制御部１から指令された
シーケンサ２は、入力メモリ７からシミュレーションす
べきノードのＩＤを取込み、命令メモリ４のアドレスを
決定して、以後、シミュレーションの停止命令を実行す
るまで命令を順時読出す。また、条件ライン１０４より
条件分岐を行うための条件を取込み、分岐の有無を判断
する。デコーダ３は、シーケンサ２が命令メモリ４から
読み出した命令を解読して、命令が要求する動作をエン
ジン１０の各部に指示するブロックである。命令メモリ
４は、シミュレーション命令を格納するメモリである。
レジスタファイル５は、シミュレーション中の演算デー
タを保持するレジスタ群である。デコーダ３の指示を受
けて、入力ライン１０１と入力ライン１０２へ入力とな
る論理値を送り出し、出力ライン１０３から演算の結果
を受け取って指示されたレジスタへ書込む動作を行う。
また、入力メモリ７および出力メモリ８との間でデータ
の送受を行う。演算実行部６は、シミュレーションを行
うための専用演算器群である。入力メモリ７は、端子２
０２からシミュレーションに必要なデータを受取り、格
納するメモリである。ノードのＩＤと入力値が外部より
書込まれ、シミュレーション中に順次読み出される。出
力メモリ８は、シミュレーションの結果を格納し、端子
２０３から外部へ送り出すメモリである。ノードのＩＤ
と出力値が書込まれ、シミュレーションの終了後、その
内容が外部から読出される。データメモリ９は、シミュ
レーションの情報を格納するメモリである。シミュレー
ションモデル上のレジスタやメモリの状態値、その他の
情報が格納される。

【００１３】図１（ｂ）には、演算実行部６の一部であ
る比較演算実行部の構成の一例が示されている。比較演
算器１１は、２つの４値論理値を比較し、その大小関係
を判定する演算器である。ドントケアビット（以下ＤＣ
Ｂ）レジスタ１２は、比較演算器１１に対して比較の非
対象論理ビット、即ちドントケア論理ビットの位置を指
示するレジスタである。命令によってＤＣＢレジスタ１
２のビット［ｎ］に１を書込むと、そのビットは比較の
対象から外されて比較演算が行われる。比較フラグレジ
スタ１３は、比較演算器１１の最新の比較結果を保持す
るレジスタである。比較フラグレジスタ１３の更新は、
比較演算が終了したときに行われる。また、比較フラグ
レジスタ１３の内容を命令によって実行中の比較演算に
反映することにより、任意のビット長のデータの比較演
算を行うことが可能である。図４には、比較演算実行部
が行う演算の一例が示されている。図４（１）には、基
本的な演算が示されている。入力ライン１０１から論理
値ａが、入力ライン１０２から論理値ｂが入力され、比
較演算器１１は論理値ａと論理値ｂの比較を行い、比較
結果を３つのフラグとして出力する。以下、この３つの
フラグをＧＴフラグ・ＬＴフラグ・ＥＱフラグと呼ぶ。
各フラグの成立条件は、ＧＴフラグが［ａ＞ｂ］の条
件、ＬＴフラグが［ａ＜ｂ］の条件、ＥＱフラグが［ａ
＝ｂ］の条件である。比較演算の終了時に、各フラグは
比較フラグレジスタ１３へ格納される。同時に、命令で
指示された比較演算の出力、例えば［ａ＝ｂ］の場合は
ＥＱフラグの値が出力として選択され、出力ライン１０
３を通してレジスタファイル５に転送される。同時に、
条件ライン１０４を通してシーケンサ２へ転送され、分
岐の条件として用いることが可能となっている。

【００１４】図４（２）には、論理値に不定値Ｘがある
場合の演算が示される。この場合は、Ｘの値が０か１か
不明であるため、ＧＴフラグとＬＴフラグはＸとなる。
ＥＱフラグは、この場合はＸの値によらずに決定できる
ので０となる。

【００１５】図４（３）には、ＤＣＢレジスタ１２のビ
ット［３］とビット［７］に１が設定された場合の演算
が示される。この場合は、ビット［３］とビット［７］
が比較演算の対象から外されるため、ビット［３］に不
定値Ｘがあっても各フラグは一意に決定される。

【００１６】図４（４）には、２ワード長のデータ比較
を同う場合の演算が示される。この場合は１ワード単位
の比較演算が２回行われ、２回目の演算に１回目の演算
結果を反映させる方法が用いられる。

【００１７】図４（４−１）には、１回目の演算が示さ
れる。まず、上位側のワードが比較され、演算結果が比
較フラグレジスタ１３に格納される。

【００１８】図４（４−２）では、２回目の演算が示さ
れる下位側のワードが比較されその結果が求められる。

【００１９】図４（４−３）Ｔはフラグの合成処理が示
される。ＧＴフラグとＬＴフラグは上位ワードのフラグ
が優先され、ＥＱフラグは上位ワードのフラグと下位ワ
ードのフラグの論理積が行われて２ワード長の比較演算
の結果が求められる。演算結果が比較フラグレジスタ１
３に格納され、２ワード長の比較演算が終了する。以上
の演算を組み合わせることで、比較演算実行部は任意ビ
ット長のデータの比較演算を実行する。

【００２０】図１（ｃ）には、演算実行部６の一部であ
る縮退論理演算実行部の構成の一例が示される。縮退論
理演算器１４は、ｎ入力１出力の４値論理値の論理ゲー
ト演算を行う演算器である。縮退論理演算器１４が扱え
る入力ビット長は、最大で２ワード＋１ビット分の長さ
であり、入力マスク部１５を通して入力される。入力マ
スク部１５は、入力の無効論理ビットをマスクする回路
である。入力ライン１０１と入力ライン１０２、および
縮退キャリーレジスタ１６からのフィードバック入力が
入力マスク部１５の入力である。命令によって縮退論理
演算器１４への入力ビット長が制限された場合は、入力
マスク部１５によって無効な上位ビットがマスクされ、
また、縮退キャリーレジスタ１６からのフィードバック
入力についても、演算に必要のない場合はマスクされて
縮退論理演算器１４へ出力される。縮退キャリーレジス
タ１６は、縮退演算器１４の最新の演算結果を保持する
レジスタである。縮退キャリーレジスタ１６の更新は、
論理演算が終了したときに行われる。また、縮退キャリ
ーレジスタ１６の内容は入力マスク部１５へのフィード
バック入力となる。

【００２１】図５には縮退論理演算実行部が行う演算を
一例が示される。

【００２２】図５（１）には、基本的な演算が示され
る。入力ライン１０２から論理値ａが入力され、その他
の入力は入力マスク部１５によりマスクされる。縮退論
理演算器１４は論理値ａの全ビットの論理積を行い、出
力値０を求める。出力値０は、出力ライン１０３を通し
てレジスタファイル５に転送される。また、出力値０は
条件ライン１０４を通してシーケンサ２へ転送され、分
岐の条件として用いることが可能となっている。

【００２３】図５（２）には、論理値に不定値Ｘがある
場合の演算が示される。この場合は確定している入力が
全て１のため、不定値Ｘの値によって論理積の結果が異
なるので出力値がＸになる。

【００２４】図５（３）には、入力値のビット長を３ビ
ットに制限した場合の演算が示される。論理値ａが入力
マスク部１５により下位３ビットを除いてマスクされ、
下位３ビットのみが縮退論理演算器１４に入力されて論
理積が行われる。図５（４）には、３ワード長の演算が
示される。縮退論理演算器１４は一度に２ワード長まで
の論理演算を行うことが可能であるが、それ以上の長さ
をもつビット列の論理演算を行う場合は２ワード単位毎
の入力と縮退キャリーレジスタ１６からのフィードバッ
ク入力を用いて論理演算が行われる。

【００２５】図５（４−１）には、１回目の演算が示さ
れる。まず、上位側の２ワードが入力マスク部１５に入
力され、不要な上位４ビットと縮退キャリーレジスタ１
６からのフィードバック入力がマスクされて縮退論理演
算器１４に送られ、論理積が行われて、出力値０が求め
られる。この出力値０は、縮退キャリーレジスタ１６に
格納され、２回目の論理演算のフィードバック入力とな
る。

【００２６】図５（４−２）には、２回目の演算が示さ
れる。残りの１ワードが縮退キャリーレジスタ１６から
のフィードバック入力と共に入力マスク部１５に入力さ
れ、そのまま縮退論理演算器１４に送られる。縮退論理
演算器１４では２回目の論理演算が行われ、１ワードの
入力値およびフィードバック入力値の論理積が行われて
最終的な出力値０が求められる。このように、縮退キャ
リーレジスタ１６からのフィードバック入力を用いるこ
とで任意長のビット列の縮退論理演算を行うことが可能
となっている。

【００２７】図１（ｄ）には、演算実行部６の一部であ
るシフト演算実行部の構成の一例が示されている。シフ
ト演算器１７は、４値論理値のシフト演算、すなわち、
任意のシフト数の右シフト・左シフト演算、および２ワ
ード長のビット列から１ワード以内の任意のビット列を
切り出すファネルシフト演算を行う演算器である。シフ
ト数レジスタ１８は、シフト演算器１７に対して動的に
シフト数を与えるレジスタである。ビット長レジスタ１
９は、シフト演算器１７に対して動的に論理ビット長を
与えるレジスタである。静的なシフト演算の場合は命令
にシフト数とビット長を指定することができるが、機能
的にシフト数や論理ビット長が変数となる要素をもつノ
ードがある場合は、シフト数レジスタ１８とビット長レ
ジスタ１９を用いることによりシミュレーションを可能
としている。

【００２８】図１（ｅ）には、演算実行部６の一部であ
る論理・算術演算実行部の構成の一例が示されている。
論理・算術演算器２０は、４値論理値の論理ビット毎の
論理演算、そよび４値論理値の算術演算を行う演算器で
ある。算術キャリーレジスタ２１は、算術演算における
キャリー値を保持するレジスタであり、複数ワード長の
論理値の算術演算を行う際には、上位ワードに対するキ
ャリー値として論理・算術演算器２０へ入力される。

【００２９】このように、演算実行部６は比較演算実行
部、縮退論理演算実行部、シフト演算実行部、および論
理・算術演算実行部で構成され、任意長の４値論理値に
対するあらゆる機能演算を高速に実行することが可能と
なっている。

【００３０】小規模の論理回路をシミュレーションする
シミュレーションアクセラレータの構成の一例である図
２を参照すると、１台、または少数のシミュレーション
エンジン１０が、各エンジンをコントロールするシミュ
レーションコントローラ５０へ接続され、シミュレーシ
ョンコントローラ５０は、ホストマシン６０と接続され
ている。

【００３１】シミューレーションアクセラレータはホス
トマシン６０からシミュレーションモデルを受け取り、
以下の順序でシミュレーションを行う。まず、シミュレ
ーションコントローラ５０がシミュレーションするノー
ドを決定し、シミュレーションエンジン１０へノードの
ＩＤと入力値を転送してシミュレーションの起動を要求
する。要求を受けたシミュレーションエンジン１０がノ
ードのシミュレーションを行っている間に、シミュレー
ションコントローラ５０は次にシミュレーションするノ
ードを決定し、他のシミュレーションエンジン１０から
終了信号を受け取ると、シミュレーションコントローラ
５０はシミュレーションエンジン１０からノードのＩＤ
と出力値を取出し、ノードの出力値の更新と接続先ノー
ドへの出力値伝播処理を行い、伝播先のノードの入力値
を更新し、そのノードを次回のシミュレーションの対象
とする。全シミュレーションの終了時点で、シミュレー
ションコントローラ５０はホストマシン６０へシミュレ
ーションの終了を通知する。ホストマシン６０が必要な
データをシミュレーションアクセラレータより読取り、
シミュレーションが終了する。

【００３２】図３には、大規模な論理回路モデルを扱う
ハードウェア論理シミュレータの構成の一例が示されて
いる。複数のシミュレーションエンジン１０と各エンジ
ンをコントロールするシミュレーションコントローラ５
０で１つのシミュレーションプロセッサ５３が構成さ
れ、複数のシミュレーションプロセッサ５３、および、
ハードウェア論理シミュレータ全体の制御を行うメイン
コントローラ５２をネットワーク５１で接続する。ま
た、メインコントローラ５２はホストマシン６０と接続
される。

【００３３】ハードウェア論理シミュレータはホストマ
シン６０からシミュレーションモデルを受取り、以下の
順序でシミュレーションを行う。

【００３４】まず、メインコントローラ５２は、ホスト
マシンから受取られたシミュレーションモデルをネット
ワーク５１を通して各シミュレーションプロセッサ５３
へ分配する。

【００３５】次に、ホストマシン６０はシミュレーショ
ンの起動指示を行う。メインコントローラ５２は、この
指令を各シミュレーションプロセッサ５３へ同報し、一
斉にシミュレーションの起動を行う。シミュレーション
の起動後、各シミュレーションプロセッサ５３の実行状
況が監視され、プロセッサ間の同期処理やシミュレーシ
ョンの終了条件のチェック等が行われる。各シミュレー
ションプロセッサ５３内部のシミュレーションコントロ
ーラ５０は、メインコントローラ５２からの起動指令を
受けて、図２のシミュレーションアクセラレータと同様
の処理を行う。この時、シミュレーションの終了したノ
ードの接続先が次プロセッサ以外の場合は、相手先のプ
ロセッサへノードの出力値と接続先のノードのＩＤの情
報を一つにまとめてネットワーク５１を通して通知す
る。また、ネットワーク５１から受け取った情報を解読
して、接続先のノードの入力値を更新し、そのノードを
次回のシミュレーションの対象とする処理を行う。

【００３６】メインプロセッサ５２がシミュレーション
の終了条件を検出した時点でシミュレーションは終了
し、メインプロセッサ５２はホストマシン６０へシミュ
レーションの終了を通知する。ホストマシン６０が必要
なデータをハードウェア論理シミュレータより読取り、
シミュレーションが終了する。

【００３７】

【発明の効果】本発明のシミュレーションエンジンは、
演算実行部を４値論理対応の演算器群とそれに付随する
専用レジスタ群で構成することにより、演算対象の論理
値が１ワード以内である場合は１命令で、複数のワード
にまたがる場合はワード数に応じた命令数で４値論理の
演算を極めて高速に実行することが可能である。また、
本シミュレーションエンジンはあくまでもノードの内部
機能をシミュレーションするためのユニットであり、ノ
ードの外部、すなわち、ノード間の論理値伝播処理やノ
ードの入出力値の更新を行う部分はシミュレーションコ
ントローラとして独立させている。このため、本シミュ
レーションエンジンを使用する論理シミュレータは、シ
ミュレーションコントローラの構成やシミュレーション
の規模にかかわらず、シミュレーションするノード内部
の機能を表したプログラムやライブラリを共有化するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。（ａ）は、
シミュレーションエンジン１０の構成の一例である。
（ｂ）は、演算実行部６の一部である比較演算実行部の
構成の一例である。（ｃ）は、演算実行部６の一部であ
る縮退論理演算実行部の構成の一例である。（ｄ）は、
演算実行部６の一部であるシフト演算実行部の構成の一
例である。（ｅ）は、演算実行部６の一部である論理・
算術演算実行部の構成の一例である。

【図２】シミュレーションアクセラレータの構成の一例
を示す図である。

【図３】ハードウェア論理シミュレータの構成の一例を
示す図である。

【図４】比較演算実行部が行う演算の一例を示す図であ
る。

【図５】縮退論理演算実行部が行う演算の一例を示す図
である。

【符号の説明】

１ 制御部 ２ シーケンサ ３ デコーダ ４ 命令メモリ ５ レジスタファイル ６ 演算実行部 ７ 入力メモリ ８ 出力メモリ ９ データメモリ １０ シミュレーションエンジン １１ 比較演算器 １２ ＤＣビットレジスタ １３ 比較フラグレジスタ １４ 縮退演算器 １５ 入力マスク部 １６ 縮退キャリーレジスタ １７ シフト演算器 １８ シフト数レジスタ １９ ビット長レジスタ ２０ 論理・算術演算器 ２１ 算術キャリーレジスタ ５０ シミュレーションコントローラ ５１ ネットワーク ５２ メインコントローラ ５３ シミュレーションプロセッサ ６０ ホストマシン １０１ 入力ライン １０２ 入力ライン １０３ 出力ライン ２０１ 端子 ２０２ 端子 ２０３ 端子

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部からの起動指令によりエンジンを起
   動制御しシミュレーション終了命令によりシミュレーシ
   ョン制御を停止させ外部へシミュレーション修了を通知
   する制御手段と、 シミュレーションすべき論理対象が機能ブロックである
   ノードを特定する番号および入力値を記憶する入力記憶
   手段と、 命令を記憶する命令記憶手段と、 前記制御手段の制御の下で前記入力記憶手段から前記ノ
   ードを指定する番号を読出して前記命令記憶手段の開始
   アドレスを決定し命令のフェッチアドレスを計算するア
   ドレス計算手段と、 前記命令記憶手段からの命令に基いて前記入力記憶手段
   からのノードの入力値のシミュレーション演算を行う演
   算実行手段と、 この演算実行手段からのシミュレーション演算結果を前
   記ノードを特定する番号とともに記憶する出力記憶手段
   とを含み、 前記演算実行手段は、 比較演算の非対象論理ビットの位置を指示し任意の論理
   ビット位置を比較演算対象からマスクする情報格納手段
   と、 比較演算結果を保持する比較フラグ格納手段と、 この比較フラグ格納手段に保持されている前回の比較演
   算結果を現在の比較演算に反映させ任意の論理ビット等
   のデータの比較演算を行い比較演算結果から特定の比較
   条件の成立を判断し前記情報格納手段からの情報により
   比較演算対象からはずして比較演算をする比較手段とを
   含むことを特徴とするシミュレーションエンジン。
2. 【請求項２】 前記比較手段は４値論理の比較演算を行
   うことを特徴とする請求項１記載のシミュレーションエ
   ンジン。
3. 【請求項３】 外部からの起動指令によりエンジンを起
   動制御しシミュレーション終了命令によりシミュレーシ
   ョン制御を停止させ外部へシミュレーション修了を通知
   する制御手段と、 シミュレーションすべき論理対象が機能ブロックである
   ノードを特定する番号および入力値を記憶する入力記憶
   手段と、 命令を記憶する命令記憶手段と、 前記制御手段の制御の下で前記入力記憶手段から前記ノ
   ードを指定する番号を読出して前記命令記憶手段の開始
   アドレスを決定し命令のフェッチアドレスを計算するア
   ドレス計算手段と、 前記命令記憶手段からの命令に基いて前記入力記憶手段
   からのノードの入力値のシミュレーション演算を行う演
   算実行手段と、 この演算実行手段からのシミュレーション演算結果を前
   記ノードを特定する番号とともに記憶する出力記憶手段
   とを含み、 前記演算実行手段は、 演算結果の一部であるキャリーを保持し次の演算へフィ
   ードバックするためのキャリー格納手段と、 入力された論理値およびキャリー格納手段からのフィー
   ドバックキャリー入力値のうち演算に不要な論理ビット
   を演算対象からマスクする入力マスク手段と、 この入力マスク手段の出力の全ビットを入力とする論理
   演算を行って１ビットの出力を得る縮退論理演算手段と
   を含むことを特徴とするシミュレーションエンジン。