JPH0298787A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0298787A JPH0298787A JP25133188A JP25133188A JPH0298787A JP H0298787 A JPH0298787 A JP H0298787A JP 25133188 A JP25133188 A JP 25133188A JP 25133188 A JP25133188 A JP 25133188A JP H0298787 A JPH0298787 A JP H0298787A
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- JP
- Japan
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- image data
- image
- memory circuit
- conversion memory
- arithmetic
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000014509 gene expression Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置、特に、２つのデジタル画像デー
タ間の画像処理装置に関する。
タ間の画像処理装置に関する。
従来のこの種の画像処理装置の１つは、専用のＣＰＵに
より、２つの画像データ間メモリから二売み込み、そ′
れらを定められた式に応じて演算し、その結果を別のメ
モリに記憶するものであり、他の１つは、定められた式
に応じたロジックを専用ハードウェア化し、２つの画像
データを入力することにより順次演算結果が出力される
ようにしている。
より、２つの画像データ間メモリから二売み込み、そ′
れらを定められた式に応じて演算し、その結果を別のメ
モリに記憶するものであり、他の１つは、定められた式
に応じたロジックを専用ハードウェア化し、２つの画像
データを入力することにより順次演算結果が出力される
ようにしている。
上述した従来の画像処理装置では、ＣＰＵを用いた場合
には、プログラム実行のための行届の回路及び画像デー
タ用の専用メモリ回路が必要であり、回路全体が大きく
なる。またソフトウェア処理のため速度的に遅く、演算
を行う画像データをあらかじめメモリに記憶させておく
必要があり、バイブライン的の連続処理には不適である
という欠点があった。
には、プログラム実行のための行届の回路及び画像デー
タ用の専用メモリ回路が必要であり、回路全体が大きく
なる。またソフトウェア処理のため速度的に遅く、演算
を行う画像データをあらかじめメモリに記憶させておく
必要があり、バイブライン的の連続処理には不適である
という欠点があった。
また、専用ロジックを設ける場合には、演算式を変える
ときに、ハードウェア全体の変更が必要となり汎用性に
欠けるという欠点があった。
ときに、ハードウェア全体の変更が必要となり汎用性に
欠けるという欠点があった。
本発明の画像処理装置は、２つの画像データ間の演算結
果を、該２つの画像データに基づいて定まるアドレスに
予め記憶している画像変換メモリ回路と、 ２つの画像データバスから画像データを入力する２つの
画像データセレクタと、 該画像データセレクタ間の同期をとって前記画像変換メ
モリ回路に前記画像データをアドレス信号として供給す
る２つの遅延回路と、 前記アドレス信号によってアクセスされ、前記画像変換
メモリ回路から読み出された前記演算結果を画像データ
バスに出力する画像データ出力セレクタとを有すること
を特徴とする。
果を、該２つの画像データに基づいて定まるアドレスに
予め記憶している画像変換メモリ回路と、 ２つの画像データバスから画像データを入力する２つの
画像データセレクタと、 該画像データセレクタ間の同期をとって前記画像変換メ
モリ回路に前記画像データをアドレス信号として供給す
る２つの遅延回路と、 前記アドレス信号によってアクセスされ、前記画像変換
メモリ回路から読み出された前記演算結果を画像データ
バスに出力する画像データ出力セレクタとを有すること
を特徴とする。
〔実施例〕
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す画像処理装置は、デジタル画像データを画
像データバスＡから抽出する画像データ入力セレクタ１
と、画像データバスＢから同様にデジタル画像データを
抽出する画像データ入力セレクタ２と、画像データ入力
セレクタ１，２からのデータを同期させるための遅延回
路３及び遅延回路４と、遅延回路３，４に同期信号をあ
たえる制御回路５と、遅延回路３，４からの信号を上位
アドレス、下位アドレスとする画像変換メモリ回路６と
、画像変換メモリ回路６からの変換信号ｆを画像データ
バスＣに送る画像データ出力セレクタ７とで構成される
。
像データバスＡから抽出する画像データ入力セレクタ１
と、画像データバスＢから同様にデジタル画像データを
抽出する画像データ入力セレクタ２と、画像データ入力
セレクタ１，２からのデータを同期させるための遅延回
路３及び遅延回路４と、遅延回路３，４に同期信号をあ
たえる制御回路５と、遅延回路３，４からの信号を上位
アドレス、下位アドレスとする画像変換メモリ回路６と
、画像変換メモリ回路６からの変換信号ｆを画像データ
バスＣに送る画像データ出力セレクタ７とで構成される
。
画像データバスＡ上の画像データであるデータバス信号
ａは、画像データ入力セレクタ１によって取り込まれ、
画像データｂとして遅延回路３に記憶される。また、画
像データバスＢ上の画像データであるデータバス信号ａ
′は、画像データ入力セレクタ２によって取り込まれ、
画像データｂ′として遅延回路４に記憶される。
ａは、画像データ入力セレクタ１によって取り込まれ、
画像データｂとして遅延回路３に記憶される。また、画
像データバスＢ上の画像データであるデータバス信号ａ
′は、画像データ入力セレクタ２によって取り込まれ、
画像データｂ′として遅延回路４に記憶される。
遅延回路３．４のデータは、取り込まれた順番に、制御
回路５の制御信号ｅに従い同期して出力される。この同
期して出力された２つのデータは、上位アドレスデータ
Ｃ及び下位アドレスデータｄとして、画（’Ａ変変換メ
モ１路路６入力する。
回路５の制御信号ｅに従い同期して出力される。この同
期して出力された２つのデータは、上位アドレスデータ
Ｃ及び下位アドレスデータｄとして、画（’Ａ変変換メ
モ１路路６入力する。
画像変換メモリ回路６では、あらかじめ必要な演算結果
を記憶しておき、該上位アドレスデータＣ及び下位アド
レスデータｄに従い、記憶されている演算結果を変換信
号ｆとして出力する。変換信号ｆは画像データ出力セレ
クタ７により出力画像データｇとして画像データバスＣ
に出力される。
を記憶しておき、該上位アドレスデータＣ及び下位アド
レスデータｄに従い、記憶されている演算結果を変換信
号ｆとして出力する。変換信号ｆは画像データ出力セレ
クタ７により出力画像データｇとして画像データバスＣ
に出力される。
次に、画像変換メモリ回路６について詳細に説明する。
演算画像データの値をＡ Ｉ Ｊ、被演算画像データの
値をＢＩＪ（ｉ、ｊは画像上の画素の位置を示す）とし
、ＣＩＪ−Ｂ ＩＪ−Ａ ＩＪの演算を行う場合を考え
る。この場合、あらかじめ画像変換メモリ回路６内の上
位アドレスＢ ＩＪ、下位アドレスＡ Ｉ Ｊで定まる
番地に、ＣＩＪの値を書きこんでおく。
値をＢＩＪ（ｉ、ｊは画像上の画素の位置を示す）とし
、ＣＩＪ−Ｂ ＩＪ−Ａ ＩＪの演算を行う場合を考え
る。この場合、あらかじめ画像変換メモリ回路６内の上
位アドレスＢ ＩＪ、下位アドレスＡ Ｉ Ｊで定まる
番地に、ＣＩＪの値を書きこんでおく。
例えば、ＢＩＪ＝＆ＨＦＦ、ＡＩＪ＝＆ＨＥＥの時、＆
ＦＦＥＥ番地に＆Ｈ１１を書き込む。このようにすべて
のＡＩＪ、ＢＩＪの場合を考えて、演算式に応じた値を
画像変換メモリ回路６内に書きこんでおくことにより、
各データ間の演算を行うことができる。
ＦＦＥＥ番地に＆Ｈ１１を書き込む。このようにすべて
のＡＩＪ、ＢＩＪの場合を考えて、演算式に応じた値を
画像変換メモリ回路６内に書きこんでおくことにより、
各データ間の演算を行うことができる。
本発明の画像処理装置は、２つの画像データ間の演算式
に応じた演算結果をあらかじめ記憶させた画像変換メモ
リ回路を設けることにより、２つの画像データから作ら
れるアドレスの位置のデータを読み出すだけで演算を行
うことができるため、高速な演算処理が可能であり、画
像変換メモリ回路の内容を変更するだけであらゆる演算
に対応できるという効果がある。Ｊた、複数の処理装置
の入出力セレクタをそれぞれ直列に接続することにより
、被数の演算処理をバイブライン的に実行することが可
能である。
に応じた演算結果をあらかじめ記憶させた画像変換メモ
リ回路を設けることにより、２つの画像データから作ら
れるアドレスの位置のデータを読み出すだけで演算を行
うことができるため、高速な演算処理が可能であり、画
像変換メモリ回路の内容を変更するだけであらゆる演算
に対応できるという効果がある。Ｊた、複数の処理装置
の入出力セレクタをそれぞれ直列に接続することにより
、被数の演算処理をバイブライン的に実行することが可
能である。
第１図は本発明の一実施例を示すブロック図である。
１．２・・・画像データ入力セレクタ、３．４・・・遅
延回路、５・・・制御回路、６・・・画像変換メモリ回
路、７・・・画像データ出力セレクタ、Ａ、Ｂ、Ｃ・・
・画像データバス。
延回路、５・・・制御回路、６・・・画像変換メモリ回
路、７・・・画像データ出力セレクタ、Ａ、Ｂ、Ｃ・・
・画像データバス。
Claims (1)
- 【特許請求の範囲】 ２つの画像データ間の演算結果を、該２つの画像データ
に基づいて定まるアドレスに予め記憶している画像変換
メモリ回路と、 ２つの画像データバスから画像データを入力する２つの
画像データセレクタと、 該画像データセレクタ間の同期をとって前記画像変換メ
モリ回路に前記画像データをアドレス信号として供給す
る２つの遅延回路と、 前記アドレス信号によってアクセスされ、前記画像変換
メモリ回路から読み出された前記演算結果を画像データ
バスに出力する画像データ出力セレクタとを有すること
を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25133188A JPH0298787A (ja) | 1988-10-04 | 1988-10-04 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25133188A JPH0298787A (ja) | 1988-10-04 | 1988-10-04 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298787A true JPH0298787A (ja) | 1990-04-11 |
Family
ID=17221228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25133188A Pending JPH0298787A (ja) | 1988-10-04 | 1988-10-04 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298787A (ja) |
-
1988
- 1988-10-04 JP JP25133188A patent/JPH0298787A/ja active Pending
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