JPH0243687A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0243687A JPH0243687A JP19511688A JP19511688A JPH0243687A JP H0243687 A JPH0243687 A JP H0243687A JP 19511688 A JP19511688 A JP 19511688A JP 19511688 A JP19511688 A JP 19511688A JP H0243687 A JPH0243687 A JP H0243687A
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- 238000012545 processing Methods 0.000 claims abstract description 14
- 239000000284 extract Substances 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000014509 gene expression Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置、特に、２つのデジタル画像間の
演算処理をシリアルに行うバイブライン処理に適用しう
る画像処理装置に関する。
演算処理をシリアルに行うバイブライン処理に適用しう
る画像処理装置に関する。
従来の技術としては、２つのデジタル画像間の演算を行
う場合、１つは、専用のＣＰＵにより、２つの画像デー
タをメモリから読み込み、それらを定められた式に応じ
て演算し、その結果を別のメモリに記憶する方式がある
。またもう一つは、定められた式に応じたロジックを専
用ハードウェア化し、２つの画像データを入力すること
により順次演算結果が出力される処理方式がある。
う場合、１つは、専用のＣＰＵにより、２つの画像デー
タをメモリから読み込み、それらを定められた式に応じ
て演算し、その結果を別のメモリに記憶する方式がある
。またもう一つは、定められた式に応じたロジックを専
用ハードウェア化し、２つの画像データを入力すること
により順次演算結果が出力される処理方式がある。
上述した従来の画像処理装置ではＣＰＵを用いた場合、
プログラム実行のための付属の回路及び画像データ用の
専用メモリ回路が必要であり、回路全体が大きくなる。
プログラム実行のための付属の回路及び画像データ用の
専用メモリ回路が必要であり、回路全体が大きくなる。
またソフトウェア処理のため速度的に遅く、演算を行う
画像データをあらかじめメモリに記憶させておく必要が
あり、パイプライン的な連続処理には不適であるという
欠点があった。
画像データをあらかじめメモリに記憶させておく必要が
あり、パイプライン的な連続処理には不適であるという
欠点があった。
また専用ロジックの場合、演算式を変える場合、ハード
ウェア全体の変換が必要となり汎用性に欠けるという欠
点があった。
ウェア全体の変換が必要となり汎用性に欠けるという欠
点があった。
本発明の画像処理装置は、演算するデジタル画像データ
を画像データバスより抽出する画像データ入力セレクタ
回路と、前記画像データセレクタ回路からの画像データ
をラッチするデータ保持回路と、被演算デジタル画像デ
ータを記憶する画像メモリ回路と、前記画像メモリ回路
のデータを順次読み出す読み出し回路と、前記読み出し
た画像データをラッチするデータ保持回路と、前記２つ
のデータ保持回路のデータをアドレスとする画像変換メ
モリ回路と、前記画像変換メモリ回路から読み出したデ
ータを画像データバスに出力する画像データ出力セレク
タ回路と、前記各回路を同期させる制御回路とを含んで
構成される。
を画像データバスより抽出する画像データ入力セレクタ
回路と、前記画像データセレクタ回路からの画像データ
をラッチするデータ保持回路と、被演算デジタル画像デ
ータを記憶する画像メモリ回路と、前記画像メモリ回路
のデータを順次読み出す読み出し回路と、前記読み出し
た画像データをラッチするデータ保持回路と、前記２つ
のデータ保持回路のデータをアドレスとする画像変換メ
モリ回路と、前記画像変換メモリ回路から読み出したデ
ータを画像データバスに出力する画像データ出力セレク
タ回路と、前記各回路を同期させる制御回路とを含んで
構成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す画像処理装置は、デジタル装置データａを
画像データバス９から抽出する画像データ入力セレクタ
１と、画像データ入力セレクタ１のデータｂをラッチす
るデータ保持回路２と、被演算デジタル画像データを記
憶する画像メモリ回路３と、画像メモリ回路３のデータ
Ｃを順次読み出す読み出し回路４と、読み出しデータｄ
をラッチするデータ保持回路５と、２つのデータ保持回
路２．５をアドレスとする画像変換メモリ回路６と、メ
モリ回路の出力データｇを画像データバス１０に出力す
る画像データ出力セレクタ７と、前述した各回路を同期
させる制御回路８とを含んで構成される。
画像データバス９から抽出する画像データ入力セレクタ
１と、画像データ入力セレクタ１のデータｂをラッチす
るデータ保持回路２と、被演算デジタル画像データを記
憶する画像メモリ回路３と、画像メモリ回路３のデータ
Ｃを順次読み出す読み出し回路４と、読み出しデータｄ
をラッチするデータ保持回路５と、２つのデータ保持回
路２．５をアドレスとする画像変換メモリ回路６と、メ
モリ回路の出力データｇを画像データバス１０に出力す
る画像データ出力セレクタ７と、前述した各回路を同期
させる制御回路８とを含んで構成される。
画像データバス上のデジタル画像データａは、画像デー
タ入力セレクタ１により抽出され演算画像データｂとし
てデータ保持回路２にラッチされる。また、それと同期
して画像メモリ回路３内の被演算画像として記憶された
画像データＣが読み出し回路４により出力され、被演算
画像データｄとして、データ保持回路５にラッチされる
。
タ入力セレクタ１により抽出され演算画像データｂとし
てデータ保持回路２にラッチされる。また、それと同期
して画像メモリ回路３内の被演算画像として記憶された
画像データＣが読み出し回路４により出力され、被演算
画像データｄとして、データ保持回路５にラッチされる
。
画像変換メモリ回路６では、２つのデータ保持回路２．
５にラッチされた値をそれぞれ上位アドレスｅ、下位ア
ドレスｆとしてアドレッシングしその番地のデータが演
算結果である変換済データｇとして、画像データ出力セ
レクタ７に入力される。
５にラッチされた値をそれぞれ上位アドレスｅ、下位ア
ドレスｆとしてアドレッシングしその番地のデータが演
算結果である変換済データｇとして、画像データ出力セ
レクタ７に入力される。
画像データ出力セレクタ７は、定められた画像データバ
スを選択し、変換済データｇをデジタル画像データａ′
として出力する。
スを選択し、変換済データｇをデジタル画像データａ′
として出力する。
制御回路８は、２つのデータ保持回路２．５内に同じ位
置の画像データの取り込まれるように、同期信号りを出
力し、各回路を制御する。
置の画像データの取り込まれるように、同期信号りを出
力し、各回路を制御する。
次に画像変換メモリ回路６について詳細に説明する。
演算画像データｈの値をＡｉｊ、被演算画像データｄの
値のＢｉｊ（ｉ、ｊは画像上の画素の位置を示す）とし
、Ｃｉｊ＝ Ｂ ｉｊ −Ａ ｉｊの演算を行う場合を
考える。この場合、あらかじめ画像変換メモリ回路６内
の上位アドレスＢ ｉｊ、下位アドレスＡｉｊの番地に
Ｃ１ｊの値を書きこんでおく。例えば、Ｂｉｊ＝＆ＨＦ
Ｆ、Ａｉｊ＝＆ＨＥＥの時、＆ＨＦＦＥＥ番地に＆Ｈ１
１を書き込む。このようにすべてのＡｉｊ、 Ｂｉｊの
場合を考えて演算式に応じた値を画像変換メモリ回路６
内に書きこんでおくことにより、各データ間の演算を行
うことができる。
値のＢｉｊ（ｉ、ｊは画像上の画素の位置を示す）とし
、Ｃｉｊ＝ Ｂ ｉｊ −Ａ ｉｊの演算を行う場合を
考える。この場合、あらかじめ画像変換メモリ回路６内
の上位アドレスＢ ｉｊ、下位アドレスＡｉｊの番地に
Ｃ１ｊの値を書きこんでおく。例えば、Ｂｉｊ＝＆ＨＦ
Ｆ、Ａｉｊ＝＆ＨＥＥの時、＆ＨＦＦＥＥ番地に＆Ｈ１
１を書き込む。このようにすべてのＡｉｊ、 Ｂｉｊの
場合を考えて演算式に応じた値を画像変換メモリ回路６
内に書きこんでおくことにより、各データ間の演算を行
うことができる。
本発明の画像処理装置は、２つの画像間の演算を行う場
合、演算式に応じた演算結果をあらかじめ記憶させた画
像変換用のメモリ回路を設けることにより、２つの画像
データから作られるアドレスの位置のデータを読み出す
だけで、演算を行うことができるため、高速な演算処理
が可能であり、変換メモリの内容を変更するだけで、あ
らゆる演算に対応できるという効果がある。
合、演算式に応じた演算結果をあらかじめ記憶させた画
像変換用のメモリ回路を設けることにより、２つの画像
データから作られるアドレスの位置のデータを読み出す
だけで、演算を行うことができるため、高速な演算処理
が可能であり、変換メモリの内容を変更するだけで、あ
らゆる演算に対応できるという効果がある。
また、複数の処理装置の入出力セレクタをそれぞれ直列
に接続することにより、複数の演算処理をパイプライン
的に実行することが可能である。
に接続することにより、複数の演算処理をパイプライン
的に実行することが可能である。
第１図は本発明の一実施例を示すブロック図である。
１・・・画像データ入力セレクタ、２・・・データ保持
回路、３・・・画像メモリ回路、４・・・読み出し回路
、５・・・データ保持回路、６・・・画像変換メモリ回
路、７・・・画像データ出力セレクタ、８・・・制御回
路、ａ・・・デジタル画像データ、ｂ・・・演算画像デ
ータ、Ｃ・・・画像データ、ｄ・・・被演算画像データ
、ｅ・・・上位アドレス、ｆ・・・下位アドレス、ｇ・
・・変換済データ、ｈ・・・同期信号。
回路、３・・・画像メモリ回路、４・・・読み出し回路
、５・・・データ保持回路、６・・・画像変換メモリ回
路、７・・・画像データ出力セレクタ、８・・・制御回
路、ａ・・・デジタル画像データ、ｂ・・・演算画像デ
ータ、Ｃ・・・画像データ、ｄ・・・被演算画像データ
、ｅ・・・上位アドレス、ｆ・・・下位アドレス、ｇ・
・・変換済データ、ｈ・・・同期信号。
Claims (1)
- 演算するデジタル画像データを画像データバスより抽出
する画像データ入力セレクタ回路と、前記画像データセ
レクタ回路からの画像データをラッチするデータ保持回
路と、被演算デジタル画像データを記憶する画像メモリ
回路と、前記画像メモリ回路のデータを順次読み出す読
み出し回路と、前記読み出した画像データをラッチする
データ保持回路と、前記２つのデータ保持回路のデータ
をアドレスとする画像変換メモリ回路と、前記画像変換
メモリ回路から読み出したデータを画像データバスに出
力する画像データ出力セレクタ回路と、前記各回路を同
期させる制御回路とを含むことを特徴とする画像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19511688A JPH0243687A (ja) | 1988-08-03 | 1988-08-03 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19511688A JPH0243687A (ja) | 1988-08-03 | 1988-08-03 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0243687A true JPH0243687A (ja) | 1990-02-14 |
Family
ID=16335760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19511688A Pending JPH0243687A (ja) | 1988-08-03 | 1988-08-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0243687A (ja) |
-
1988
- 1988-08-03 JP JP19511688A patent/JPH0243687A/ja active Pending
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