JPH06231035A

JPH06231035A - メモリアクセス装置

Info

Publication number: JPH06231035A
Application number: JP5016316A
Authority: JP
Inventors: Yasushi Wauke; 康和宇慶; Takashi Katsuyama; 隆史勝山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-02-03
Filing date: 1993-02-03
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】メモリ内の画像データなどのアクセスを高速
に行い得る。【構成】メインメモリ２のプログラムデータに基づき
ＡＬＵ１１は２次元アドレスを生成してＤＭＡＣ１６に
供給する。ＤＭＡＣ１６内のアドレス変換回路１６１は
２次元アドレスからメインメモリ２の画像データをアク
セスするための１次元アドレスに変換してメインメモリ
２に供給する。メインメモリ２から読み出された画像デ
ータはバッファ１５に与えられる。ＡＬＵ１１はプログ
ラムデータに基づきバッファ１５に画像データを格納す
るための２次元アドレスを生成してアドレス変換回路１
４に与える。アドレス変換回路１４は１次元アドレスに
変換してバッファ１５に与えてメインメモリ２からの画
像データを格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリアクセス装置に
関し、例えば、コンピュータグラフィックスや画像処理
などに適用し得るものである。

【０００２】

【従来の技術】近年、コンピュータ技術の発展に伴って
画像処理技術も著しく進展している。例えば、画像に対
して縮小、拡大などの操作を行ったり、新しい画像など
を生成するコンピュータグラフィックス（ＣＧ）で扱う
データは、画面にｘ、ｙの２次元でアドレッシングされ
ている配列データである。

【０００３】この様な２次元配列の画像データを処理す
る場合、画像データに対する処理時間（演算時間）や、
画像データをメモリからＣＰＵに持ってくるまでのメモ
リアクセス時間などを考慮する必要がある。

【０００４】例えば、２次元配列の画像を記憶している
画像メモリにアクセスする方法としては、幾つかの方法
がある。そして、このメモリアクセスの方法は、物理的
メモリの構成と、この物理的メモリの構成のアドレッシ
ングの方法によって異なる。更に、具体的に画像メモリ
に対するアクセス方法を幾つかの例を挙げて説明する。

【０００５】メモリアクセス方法１：ＣＰＵで２次元ア
ドレスから、１次元構成の画像メモリに対する１次元ア
ドレスを求めて画像メモリにアクセスする方法。

【０００６】メモリアクセス方法２：画像メモリを２次
元アドレス構成にし、ＣＰＵから直接的に２次元アドレ
スを生成して、画像メモリにアクセスする方法。

【０００７】メモリアクセス方法３：ＣＰＵと画像メモ
リ間に２次元キャッシュ転送を設けて、２次元アドレッ
シングで画像メモリにアクセスする方法。

【０００８】そして、上記メモリアクセス方法１の場合
は、画像メモリが１次元メモリで構成される。そして、
上記メモリアクセス方法２及び３の場合は、画像メモリ
が２次元メモリで構成される。

【０００９】以上の様な画像メモリに対するメモリアク
セス方法を採用して、画像処理や画像生成を行う場合に
おいて要請されることは、処理や生成におけるトータル
的な所用時間を短縮するために演算自体を高速に実行す
ることと、演算に必要な画像データをなるべく速く演算
器（ＣＰＵ）に与えることである。

【００１０】上述のメモリアクセス方法１によれば、比
較的低価格で実現することができる。つまり、画像メモ
リは１次元構成であり、バイト単位又はワード単位でＣ
ＰＵのデータ幅に合わせて画像メモリをアクセスする。
そして、ある特定の画像データをアクセスする場合は、
２次元アドレスで表される画像のデータを実際の１次元
画像メモリのアドレスに変換する計算をＣＰＵで行い、
この変換された１次元アドレスで画像メモリをアクセス
して、画像データをＣＰＵに持ってきて処理し、再び画
像メモリに書き込むものである。

【００１１】上述のメモリアクセス方法２、３において
は、画像メモリが２次元アドレス構成となっているた
め、この画像メモリにアクセスする場合にＣＰＵで２次
元アドレスから１次元アドレスへの変換処理を行うこと
なく所望の画像メモリ中の画像データにアクセスでき
る。従って、ＣＰＵは取り出した画像データに対して迅
速に処理することができる。よって、コンピュータグラ
フィックスなどに適用しても高速に処理させる効果があ
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
メモリアクセス方法１においては、比較的少ないハード
ウエア量が構成できるが、ＣＰＵで２次元アドレスから
１次元アドレスへの変換処理を行うことが必要であるの
で、この変換処理時間を必要とし、高速な画像処理を行
う上では問題となっている。

【００１３】また、上述のメモリアクセス方法２、３に
おいては、上述のメモリアクセス方法１に比べて画像処
理などを高速に行うことができるが、画像メモリを２次
元構成とする、このために従来のＤＲＡＭやＳＲＡＭな
どだけでは実現できず、２次元アドレスによるアクセス
のための制御回路などを付加して初めて実現できるもの
である。従って、ハードウエア量が多くなるという問題
がある。

【００１４】上述の様な問題を解決する一つの方法とし
て、特開昭６２−１１５５６３号公報に示されている方
法がある。この方法は、２次元データである画像の効率
的なアクセスを行うためにＤＭＡの中に２次元的な走査
のためのアドレス発生手段を備え、しかも画像メモリを
従来の１次元構成のメモリを使用して従来に比べて高速
に実行させるものである。

【００１５】つまり、特開昭６２−１１５５６３号公報
の技術は、『コンピュータの中央処理装置及びメモリが
夫々接続されるコンピュータ・バスに接続されるＤＭＡ
コントローラであって、上記メモリに対して２次元的な
アドレス走査により、指定したアドレス間隔でアドレス
信号を発生するアドレス発生手段と、バス信号発生手段
と、上記メモリからアクセスされたデータに対して演算
を施こす演算手段と、演算結果を記憶する記憶手段と、
演算結果を上記アドレス発生手段及び上記バス信号発生
手段を用いて上記メモリへ導入する導入手段とを具備し
たことを特徴とするＤＭＡコントローラである。』しか
しながら、上述の特開昭６２−１１５５６３号公報のＤ
ＭＡコントローラを用いてもまだまだ高速に画像処理を
行う上では不十分であり、一層の改善が要請されてい
る。

【００１６】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、簡単な構成で２次
元的に表し得る画像データなどのアクセスを高速に行い
得て、しかも画像処理などの高速化にも寄与し得るメモ
リアクセス装置を提供することである。

【００１７】

【課題を解決するための手段】この発明は、以上の目的
を達成するために、２次元的に表し得るデータ（例え
ば、画像データ、ＣＧデータなど）を１次元的なアドレ
スによって格納しているメモリ（例えば、ＶＲＡＭや、
ＤＲＡＭや、ＳＲＡＭなど）と、上記２次元的に表した
データ上の必要な２次元領域（例えば、長方形や円形や
これらの複合形など）に対応するデータをアクセスする
ための２次元的なアドレスを生成し、この２次元的なア
ドレスから上記メモリに対してアクセスし、このアクセ
スによって上記メモリから読み出されるデータに対して
処理プログラムに基づき処理回路（例えば、ＡＬＵ回路
など）で処理する処理モジュール（例えば、ＣＰＵモジ
ュールや、マイクロプロセッサや、画像処理プロセッサ
など）とを備えたメモリアクセス装置において、以下の
特徴的な構成で実現した。

【００１８】つまり、上記処理モジュールは、上記２次
元的なアドレスから上記メモリをアクセスするための１
次元的なアドレスに変換する第１のアドレス変換回路
と、上記メモリ内のデータの部分的又は全体的な領域の
データを１次元的なアドレスによって格納する少なくと
も１個以上のバッファメモリ（例えば、ＲＡＭなど）
と、上記２次元的なアドレスから上記バッファメモリを
アクセスするための１次元的なアドレスに変換する第２
のアドレス変換回路と、上記バッファメモリと上記メモ
リとの間のデータ転送を制御する転送制御回路とを備え
る。

【００１９】そして、上記メモリから上記２次元的に表
したデータ上の必要な２次元領域に対応するデータを取
り出し格納する場合は、上記第１のアドレス変換回路に
よって得られる１次元的なアドレスによって、上記メモ
リにアクセスして必要なデータを読み出させ、この読み
出されたデータを上記転送制御回路によって上記バッフ
ァメモリに転送し、この転送データを上記第２のアドレ
ス変換回路によって得られる１次元的なアドレスに格納
させる。

【００２０】更に、上記バッファメモリから上記メモリ
にデータを格納する場合は、上記第２のアドレス変換回
路によって得られる１次元的なアドレスによって、上記
バッファメモリから必要なデータを読み出させ、この読
み出されデータを上記転送制御回路によって上記メモリ
に転送し、上記第１のアドレス変換回路によって得られ
る１次元的なアドレスに格納させることを特徴とする。

【００２１】また、上記２次元的に表したデータ上の必
要な２次元領域の形及び数の指定は、上記処理プログラ
ムの設定によって行うことも好ましい。

【００２２】更に、上記処理プログラムの設定によっ
て、上記バッファメモリの数に応じた上記２次元領域の
指定可能数を管理することも好ましい。

【００２３】

【作用】この発明によれば、メモリ及びバッファメモリ
は、従来の１次元アドレスでデータの格納を行う汎用の
ＤＲＡＭやＳＲＡＭを使用でき、しかも２次元アドレス
から１次元アドレスへの変換は第１のアドレス変換回路
又は第２のアドレス変換回路で行うので、処理回路（例
えば、ＡＬＵ回路）でのアドレス変換の処理負担を軽減
できる。しかも、アドレス変換をハードウエアで行うた
め変換を高速化し得る。従って、必要な２次元領域に対
応する１次元アドレスによるメモリ及びバッファメモリ
へのアクセス時間を従来に比べ短縮させることができ
る。

【００２４】更に、処理モジュール内に少なくとも１個
以上のバッファメモリを設ける構成としたので、バッフ
ァメモリ内のデータに対する処理と、メモリに対するア
クセウを並行して行うことができるので、データ処理を
効率的に行うことができる。また、２次元的に表したデ
ータ上の必要な２次元領域の形及び数の指定を、処理プ
ログラムの設定によって行う構成とすることによって、
ソフトウエアによって自由に２次元領域の指定を柔軟に
変更することができる。つまり、いろいろな２次元的に
表し得るデータの処理に適用させることができる。

【００２５】更に、上記処理プログラムの設定によっ
て、上記バッファメモリの数に応じた上記２次元領域の
指定可能数を管理する構成とすることによって、データ
処理の効率化を図ることができる。

【００２６】

【実施例】次にこの発明のメモリアクセス装置の好適な
一実施例を図面を用いて説明する。

【００２７】図１はこの一実施例のメモリアクセス装置
の機能ブロック図である。この図１において、このメモ
リアクセス装置は、ＣＰＵ部１と、メインメモリ部２と
がシステムバス３に接続されている。そして、ＣＰＵ部
１は、ＡＬＵ（算術論理演算回路）１１と、シーケンサ
（ＳＥＱ）１２と、インタフェース回路１３と、アドレ
ス変換回路１４と、２個のバッファ回路１５（１）、１
５（２）と、ＤＭＡＣ（ＤＭＡコントローラ）１６とが
内部バス１７に接続されている。一方、メインメモリ２
には、プログラムデータと画像メモリが格納されてい
る。

【００２８】アドレス変換回路１４の具体的な一例の構
成は後述の図７の説明で行う。更に、ＤＭＡＣ１６のア
ドレス発生回路の具体的な一例の構成についても後述の
図８の説明で行う。

【００２９】シーケンサ（ＳＥＱ）１２は、メインメモ
リ２に格納されているプログラムデータに基づき、ＣＰ
Ｕ部１内の各構成回路に対して必要な制御を行う。

【００３０】ＡＬＵ１１は、プログラムデータに基づ
き、バッファ１５（１）及び１５（２）内の画像データ
に対してアクセスするための２次元アドレス情報をアド
レス変換部１４に供給して、バッファ１５（１）及び１
５（２）の画像データに対する画像処理を行う。

【００３１】アドレス変換部１４は、ＡＬＵ１１から供
給された２次元アドレスを、１次元アドレスのバッファ
１５（１）又は１５（２）の画像データをアクセスし得
る１次元アドレスに変換して、バッファ１５（１）又は
１５（２）に供給する。

【００３２】ＤＭＡコントローラ（ＤＭＡＣ）１６は、
バッファ１５（１）、１５（２）とメインメモリ２の間
でウィンドウα、βに対応する部分の画像データの転送
をＡＬＵ１１の処理を介さずに行うためのものである。
つまり、２次元アドレスで指定されるウィンドウα、β
の画像データをメインメモリ２から取りだし、そして、
バッファ１５（１）及び１５（２）に格納させる。この
ために、ＤＭＡＣ１６内のアドレス変換回路１６１は、
２次元アドレスを１次元アドレスに変換して、メインメ
モリ２にアクセスし、また、バッファ１５（１）及び１
５（２）にもアクセスする。

【００３３】バッファ１５（１）は、ウインドウα（図
２及び図３）の画像データをメインメモリ２から持って
きて一時的に格納するメモリである。このバッファ１５
（１）へのアクセスは、ＤＭＡＣ１６からの要求による
場合と、ＡＬＵ１１からの要求による場合とがある。そ
して、ＡＬＵ１１からのアクセスの場合は、アドレス変
換部１４によって２次元アドレスから１次元アドレスに
変換されてアクセスされる。

【００３４】そして、バッファ１５（２）は、ウィンド
ウβ（図２及び図４）の画像データをメインメモリ２か
ら持ってきて一時的に格納するメモリである。このバッ
ファ１５（２）へのアクセスは、バッファ１５（１）と
同様に、ＤＭＡＣ１６からの要求による場合と、ＡＬＵ
１１からの要求による場合とがある。そして、ＡＬＵ１
１からのアクセスの場合は、アドレス変換部１４によっ
て２次元アドレスから１次元アドレスに変換されてアク
セスされる。また、インタフェース回路１３は、ＣＰＵ
部１の内部バス１７と、ＣＰＵ部１外のシステムバス３
との電気的なインタフェースを行う。

【００３５】図２は一実施例のメインメモリ２に格納さ
れている処理対象の画像データの２次元的な論理的メモ
リ空間（ＡＬＵ１１が扱う２次元メモリ空間）を表して
いる。この図２において、メモリはｘ、ｙの２次元配置
によって、ワード０〜ワード６３までの画像データが配
置されている。そして、１ワードは一例として３２ビッ
トで表している。従って、図２のメインメモリ２内の論
理的メモリ空間の大きさを表すと次の様になる。

【００３６】ｘ＝１２８（４ワード×３２ビット）ビッ
ト（ウィンドウの幅）ｙ＝１６ビットそして、この図２において、画像処理の対象である領域
がウィンドウα、βで示されている。即ち、ウィンドウ
αは、２次元画像のワード１３、１４、１７、１８、２
１、２２、２５、２６を処理対象としている。また、ウ
ィンドウβは、２次元画像のワード３５、３９、４３、
４７、５１、５５、５９を処理対象としている。この様
に両方のウィンドウα、βの対象は連続しないワードで
ある。従って、メインメモリ２内からウィンドウα、β
の領域のワードデータを取り出そうとすると、連続しな
いアドレスを逐一計算してアドレッシングしてアクセス
する必要があったので、時間がかかっていた。

【００３７】図３は、図２において２次元的に示した論
理的メモリ空間に表されているウィンドウαの論理的メ
モリ空間を表している。そして、この一実施例で特徴的
なことの一つは、上述のウィンドウαに対する画像デー
タをＡＬＵ１１での処理のために一時的に持ってきて格
納するバッファ１５（１）を設けたことである。

【００３８】この図３において、ウィンドウαの幅ｗ^＊
は、２ワード（３２ビット×２ワード＝６４ビット）と
している。バッファ１５（１）は、１次元アドレス構成
のメモリであって、ワード０〜ワード７から構成されて
いる。そして、バッファ１５（１）の論理的メモリ空間
の大きさを表すと次の様になる。

【００３９】ｘ^＊＝６４ビット（２ワード×３２ビッ
ト）ｙ^＊＝４ビットこの様なウィンドウαのサイズ（ｘ^＊、ｙ^＊）の指定
は、プログラムデータに基づきＡＬＵ１１の判断によっ
て行われる。

【００４０】そして、この図３において、このバッファ
１５（１）の１次元アドレス０には、メインメモリ２の
１次元アドレス（１３）のワードデータが格納され、バ
ッファ１５（１）の１次元アドレス１には、メインメモ
リ２の１次元アドレス（１４）のワードデータが格納さ
れ、バッファ１５（１）の１次元アドレス２には、メイ
ンメモリ２の１次元アドレス（１７）のワードデータが
格納され、バッファ１５（１）の１次元アドレス３に
は、メインメモリ２の１次元アドレス（１８）のワード
データが格納され、バッファ１５（１）の１次元アドレ
ス４には、メインメモリ２の１次元アドレス（２１）の
ワードデータが格納され、バッファ１５（１）の１次元
アドレス５には、メインメモリ２の１次元アドレス（２
２）のワードデータが格納され、バッファ１５（１）の
１次元アドレス６には、メインメモリ２の１次元アドレ
ス（２５）のワードデータが格納され、バッファ１５
（１）の１次元アドレス７には、メインメモリ２の１次
元アドレス（２６）のワードデータが格納される。

【００４１】図４は、図２において２次元的に示した論
理的メモリ空間に表されているウィンドウβの論理的メ
モリ空間を表している。この一実施例で特徴的なことの
一つは、上述のウィンドウβに対する画像データをＡＬ
Ｕ１１での処理のために一時的に持ってきて格納するバ
ッファ１５（２）を設けたことである。

【００４２】この図４において、ウィンドウβの幅ｗ^＊
は、１ワード（３２ビット）としている。バッファ１５
（２）は、１次元アドレス構成のメモリであって、ワー
ド０〜７から構成されている。そして、バッファ１５
（１）の論理的メモリ空間の大きさを表すと次の様にな
る。

【００４３】ｘ^＊＝３２ビット（１ワード）ｙ^＊＝８ビットこの様なウィンドウαのサイズ（ｘ^＊、ｙ^＊）の指定
は、プログラムデータに基づきＡＬＵ１１の判断によっ
て行われる。

【００４４】そして、この図４において、このバッファ
１５（２）の１次元アドレス０には、メインメモリ２の
１次元アドレス（３５）のワードデータが格納され、バ
ッファ１５（２）の１次元アドレス１には、メインメモ
リ２の１次元アドレス（３９）のワードデータが格納さ
れ、バッファ１５（２）の１次元アドレス２には、メイ
ンメモリ２の１次元アドレス（４３）のワードデータが
格納され、バッファ１５（２）の１次元アドレス３に
は、メインメモリ２の１次元アドレス（４７）のワード
データが格納される。

【００４５】更に、バッファ１５（２）の１次元アドレ
ス４には、メインメモリ２の１次元アドレス（５１）の
ワードデータが格納され、バッファ１５（２）の１次元
アドレス５には、メインメモリ２の１次元アドレス（５
５）のワードデータが格納され、バッファ１５（２）の
１次元アドレス６には、メインメモリ２の１次元アドレ
ス（５９）のワードデータが格納され、バッファ１５
（２）の１次元アドレス７には、ワードデータが格納さ
れていない（空きである）。

【００４６】図５は上述のウィンドウαの対象画像デー
タのメインメモリ２内での１次元アドレスを表す図であ
る。この図５において、ウィンドウαの対象画像データ
は、１次元アドレスの１３、１４、１７、１８、２１、
２２、２５、２６に該当している。

【００４７】また、図６は上述のウィンドウβの対象画
像データのメインメモリ２内での１次元アドレスを表す
図である。この図６において、ウィンドウβの対象画像
データは、１次元アドレスの３５、３９、４３、４７、
５１、５５、５９に該当している。

【００４８】上述の図２のメインメモリ２の論理的メモ
リ空間（２次元）と、図３及び図４のウインドウα、β
の論理的メモリ空間（２次元）との関係は、基本的には
ｘ＝０、ｙ＝０を原点として、平行移動関係にある。こ
の関係を図２に基づき定量的に表すと次の様に表すこと
ができる。

【００４９】ウィンドウαの座標（ｘ^＊、ｙ^＊）は、＝（ｘ，ｙ）−（３２，３）・・・・・（１）ウィンドウβの座標（ｘ^＊，ｙ^＊）は、＝（ｘ，ｙ）−（９６，８）・・・・・（２）以上の様な関係であることから、バッファメモリ１５
（１）、１５（２）に格納された画像データをアクセス
する場合には、メインメモリ２内のｘアドレス、ｙアド
レスから移動量を引いて得られるアドレスに変換し、更
に、バッファ１５（１）又は１５（２）の１次元の物理
アドレス（アドレス０〜７）に対応させることによっ
て、アクセス可能な１次元アドレスを得ることができ
る。

【００５０】次に、具体的に２次元アドレスから１次元
アドレスに変換するための構成を説明する。例えば、バ
ッファ１５（１）及び１５（２）のメモリ容量は固定で
あるが、ウィンドウの形（ｘ^＊、ｙ^＊）はプログラムデ
ータに基づき変更される、そして、この一実施例におい
ては１ワードを３２ビットとして説明しているため、２
次元アドレス（ｘ，ｙ）を１次元アドレスに変換するた
めに次の様な関係式を使用する。

【００５１】１次元ビットアドレス＝ｘ^＊／３２＋ｘ^＊ｍｏｄｕｌｏ３２＋ｗ^＊×ｙ^＊・・・・（３）この（３）式第２項のｘ^＊ｍｏｄｕｌｏ３２は、ｘ^＊を
３２で割ったときの余りを表している。この（３）式に
よって得られる１次元ビットアドレスの下位５ビット
（ビット０〜ビット４）がワード内のビットアドレスを
表し、下位から６ビット以降（ビット５以上）がワード
アドレスを表す。

【００５２】そして、この（３）式の第１項と第２項と
は、ｘ^＊の値を下位５ビットと下位から６ビット目以上
に分けた値をそれぞれ選択させる様に構成すればよい。
従って、実際にアドレス変換のハードウエア構成を実現
する上では、割算回路は必要でない。

【００５３】また、この（３）式の第３項は、ｗ^＊の値
を２^ｉ（ｉ＝０〜ｎ）の値に設定する様に構成すること
によって、ハードウエア的にはビットシフトで実現する
ことができる。従って、実際には乗算が必要でなくな
る。

【００５４】以上の（１）〜（３）式を基に、バッファ
１５（１）及び１５（２）をアクセスするための、２次
元アドレスを１次元アドレスに変換するための機能構成
を次の図７及び図８を用いて示す。

【００５５】図７はＣＰＵ部１内のアドレス変換回路１
４の一例の機能ブロック図を示す。この図７において、
ＣＰＵ部１の内部バスからの２次元のｘアドレスとｙア
ドレスとｘ_ｏｒｇ（ｘ座標の原点データ）とｙ
_ｏｒｇ（ｙ座標の原点データ）が供給されると、それぞ
れ対応するレジスタ７１〜７４に取り込まれる。このレ
ジスタ７１〜７４の値は、それぞれ減算器７５と７６に
供給される。

【００５６】即ち、減算器７５は、上述の（１）、
（２）式の座標の原点に対するウィンドウα、βのｘ方
向の平行移動のための減算を行う。この減算結果は、シ
フタ（Ｓｈｉｆｔｅｒ）７７に与えられる。更に、減算
器７６は、上述の（１）、（２）式の座標のｙ方向の平
行移動のための減算を行う。この減算結果ｘ^＊は例え
ば、８ビットで出力される。この８ビットデータの内、
下位５ビットは、バッファ１５（１）及び１５（２）に
対するビットアドレスとして与えられる。また、上位３
ビットは、加算器７９に与えられる。

【００５７】一方、ＡＬＵ１１からは、ウィンドウの幅
ｗ^＊に相当するデータがｗ^＊レジスタ７８に取り込まれ
ると、このウィンドウ幅ｗ^＊データをシフタ（Ｓｈｉｆ
ｔｅｒ）７７に与える。シフタ（Ｓｈｉｆｔｅｒ）７７
は、減算器７７の減算結果をバッファ１５（１）及び１
５（２）のアドレスに変換するためのｙ^＊をシフトを行
う。このシフトのためのシフト量は、レジスタ７８から
与えられたウィンドウ幅ｗ^＊データによって指定され
る。

【００５８】そして、シフタ（Ｓｈｉｆｔｅｒ）７７の
シフト結果はｙ^＊として３ビットで出力され、加算器７
９に与えられる。そして加算器７９はこのｙ^＊（３ビッ
ト）の値と減算器７６からのｘ^＊の上位３ビットの値と
を加算して、この加算結果をバッファ１５（１）及び１
５（２）に対するワードアドレスとして供給する。そし
て、上記ｘ^＊の下位５ビットをこのワード内にビットア
ドレスとしてバッファ１５（１）及び１５（２）に与え
る。

【００５９】次に図８はＤＭＡコントローラ（ＤＭＡ
Ｃ）１６内部のアドレス変換回路１６１の一機能ブロッ
ク図である。この図８の機能ブロックは、メインメモリ
２の画像データをバッファ１５（１）及び１５（２）に
取り込むためのアドレス変換の構成を表している。そし
て、メインメモリ２からバッファ１５（１）及び１５
（２）に画像データを持ってくる場合のアドレス変換に
おいても、基本的には上述の（３）式を基に行う。

【００６０】つまり、ＡＬＵ１１からのｘアドレスの開
始アドレスをレジスタ（ｘ_ｓｔａｒ _ｔ）８１で取り込
む。そして、この開始アドレスは、カウンタ（ｘ
_{ｃｏｕｎｔｅ} _ｒ）８２に与えられる。そして、このカウ
ンタ８２によってインクリメントされた出力は、比較回
路（ＣＯＭＰ）８５に与えられると共に、メインメモリ
２へのビットアドレスとして出力される。

【００６１】更に、ｙアドレスが与えられると自動的に
カウンタ（ｙ_{ｃｏｕｎｔｅｒ}）８４でインクリメントさ
れ、インクリメント出力はシフタ（Ｓｈｉｆｔｅｒ）８
６に与えられる。一方、ウィンドウの幅ｗ^＊データもｗ
^＊レジスタ８３に取り込まれると、比較回路（ＣＯＭ
Ｐ）８５に与えられる。そして、比較回路（ＣＯＭＰ）
８５は、カウンタ（ｘ_{ｃｏｕｎｔｅｒ}）８２の値がウィ
ンドウの幅ｗ^＊の値を越えるとｙの値をカウントアップ
信号をカウンタ（ｙ_{ｃｏｕｎｔｅｒ}）８４に与える。更
に、このカウントアップ信号によって、カウンタ（ｘ
_{ｃｏｕｎｔｅｒ}）８２の値を、レジスタ
（ｘ_{ｓｔａｒｔ}）８１のｘ値の値にさせる。

【００６２】一方、ＡＬＵ１１からメインメモリ２の画
像データの論理的メモリ空間（図２に図示）の幅ｗのデ
ータがｗレジスタ８７に取り込まれると、この幅ｗデー
タをシフト量としてシフタ（Ｓｈｉｆｔｅｒ）８６に与
える。これによって、シフタ（Ｓｈｉｆｔｅｒ）８６
は、カウンタ（ｙ_{ｃｏｕｎｔｅｒ}）８６から供給される
ｙの値を幅ｗデータの値だけシフトさせて、加算器８８
に供給する。加算器８８はｙ値とカウンタ（ｘ
_{ｃｏｕｎｔｅｒ}）８２のｘ値との加算を行って、この加
算結果をメインメモリ２に対するワードアドレスとして
出力することができる。

【００６３】この様に制御することによって、上述の図
５及び図６の１次元アドレスの配置図に示す様にメイン
メモリ２内の飛び飛びのアドレス（斜線部分のアドレ
ス）を発生させることができる。

【００６４】一方、バッファメモリ１５（１）及び１５
（２）に対するアドレスは、ＡＬＵ１１からの各データ
によって上述の図７の構成のアドレス変換回路１４によ
って得ることができ、しかも、バッファメモリの容量に
対応してシーケンシャルに１次元アドレスをインクリメ
ントして、バッファメモリ１５（１）及び１５（２）に
与えるために、単純なカウンタ回路８９を通じて与える
ことで実現する。

【００６５】以上の一実施例のメモリアクセス装置によ
れば、ＣＰＵ部１内に２次元画像のウィンドウα及びβ
に対応するバッファ１５（１）、１５（２）を設け、ア
ドレス変換回路１６１を設けたＤＭＡＣ１６のメインメ
モリ２に対するアクセスによって、バッファ１５
（１）、１５（２）に必要な画像データを持ってくるこ
とができる。

【００６６】そして、バッファ１５（１）、１５（２）
に持ってこられた画像データは、ＡＬＵ１１からの２次
元アドレスをアドレス変換部１４で１次元アドレスに変
換して、ＡＬＵ１１からアクセスすることができる。

【００６７】従って、ＡＬＵ１１からバッファ１５
（１）の画像データにアクセスしてフィルタリングなど
の処理をしている間に、他方のバッファ１５（２）はＤ
ＭＡＣ１６によって、メインメモリ２の画像データを持
ってくることができる。更に、バッファ１５（１）の画
像データに対するフィルタリングなどの処理が終わる
と、ＤＭＡＣ１６の動作によって、処理終了後のバッフ
ァ１５（１）の画像データをメインメモリ２に格納させ
ることができ、この格納と同時にＡＬＵ１１はバッファ
１５（２）に対する画像処理を行うことができる。つま
り、データ処理とデータ転送を並行して行うことができ
る。

【００６８】よって、従来に比べ一層能率的にＣＰＵ部
１外に設けられているメインメモリ２の画像データに対
する処理を行うことができる。しかも、２次元画像のデ
ータを格納するメインメモリ２やバッファ１５（１）、
１５（２）は従来の１次元構成のメモリ（例えば、ＤＲ
ＡＭやＳＲＡＭなど）で構成することができるので、実
現が容易である。

【００６９】また、２次元アドレスを１次元アドレスへ
の変換も、図７及び図８に示す様な一例の論理回路の簡
単なハードウエアで実現することができる。そして、ハ
ードウエアで実現しているので、プログラム処理で行う
よりも高速動作を実現することができる。つまり、ＡＬ
Ｕ１１からバッファ１５やＤＭＡＣ１６に対するアドレ
ッシングを高速に行うことができる。

【００７０】更に、バッファ１５のメモリ容量を、ある
容量に設定しても、プログラムデータによってソフト的
にウィンドウの形を変更することができるので、２次元
画像任意の領域に対するアドレッシングを行い、メイン
メモリ２からバッファ１５にウィンドウに対応する画像
データを持ってくることができる。

【００７１】更にまた、ビットブリット（ＢｉｔＢｌ
ｔ）等の処理においてバッファを複数のソースや、複数
のデスティネーションバッファとして利用し、ラスター
オペレーション処理とデータ転送を並行して行い、高速
実行が可能とさせることもできる。尚、このビットブリ
ットとは、一般的にはラスタグラフィックス用の基本演
算であって、１ピクセル１ビットで表現された長方形の
領域を別の長方形の領域へコピーする機能で、コピーの
際にビット単位の論理演算を伴う事がある。

【００７２】尚、以上の一実施例においては、バッファ
メモリ１５の構成を２個で説明したが、これに限定する
ものではなく、目的に応じた個数を備えることが効果的
である。

【００７３】更に、ウインドウα、βの形は上述の図２
〜図４の形に限定するものではなく、固定的なメモリ容
量のバッファメモリ１５のメモリ容量の範囲内でプログ
ラムデータに設定されている内容によって、適宜更新す
ることであっても適用することができる。

【００７４】また、以上の一実施例において、ＣＰＵ部
１内のバッファ１５に対するアドレス変換部１４の構成
を図７に示したが、この構成は一例であってこの構成に
限定するものではない。他の論理ゲートによるハードウ
エア構成で実現するであってもよい。

【００７５】更にまた、以上の一実施例において、ＣＰ
Ｕ部１内のＤＭＡＣ１６内のアドレス発生回路の構成を
図８に示したが、この構成は一例であって、この構成に
限定するものではない。他の論理ゲートによるハードウ
エア構成で実現することであってもよい。

【００７６】また、以上の一実施例において、ＣＰＵ部
１は、ＣＰＵモジュールやＣＰＵボードやマイクロプロ
セッサとして適用して効果的である。更に、メインメモ
リ２はメモリモジュールやメモリボードやメモリチップ
として適用して効果的である。

【００７７】尚、以上の一実施例の図１において、メイ
ンメモリ２には、プログラムデータと画像データとを格
納したが、この様な構成に限定するものではなく、それ
ぞれ別々のメモリに格納してシステムバス３に接続され
る構成であってもよい。また、画像メモリとしては、Ｄ
ＲＡＭやＳＲＡＭで構成することが効果的である。

【００７８】更に、以上の一実施例においては、メモリ
アクセス装置として図１の構成に限るものではない。他
の入出力装置などが構成に含まれる場合であっても適用
することができる。

【００７９】更にまた、以上の一実施例においては、２
次元的に表し得るデータとして画像データを例に説明し
たが、コンピュータグラフィックスデータやその他の処
理データであっても適用することができる。

【００８０】また、以上の一実施例においてはウインド
ウを長方形に設定したが、これに限定するものではな
く、円形や三角形やこれらの複合的な形であっても、処
理プログラムの設定によって変更させることができる。
従って、ワード境界に沿って２次元領域を設定するだけ
でなく、ワード内の必要なビットで２次元領域の境界を
設定することもできる。そして、１ワードは３２ビット
に限定するものではない。

【００８１】更に、２次元的に表したデータ上の必要な
２次元領域の数の指定を、処理プログラムの設定によっ
て行うこともできる。また、処理プログラムの設定によ
って、バッファメモリの数に応じた２次元領域の指定可
能数を管理する構成とすることによって、データ処理の
効率化を図ることもできる。

【００８２】

【発明の効果】以上述べた様にこの発明のメモリアクセ
ス装置によれば、処理モジュール内に、第１のアドレス
変換回路と、少なくとも１個以上のバッファメモリと、
第２のアドレス変換回路と、転送制御回路とを備えてメ
モリにアクセスする構成としているので、簡単な構成で
２次元的に表し得るデータを格納しているメモリへのア
クセスを高速に行い得て、しかも処理モジュールにおけ
るデータ処理の高速化にも効果的である。

【図面の簡単な説明】

【図１】この発明の一実施例のメモリアクセス装置の機
能ブロック図である。

【図２】一実施例のメインメモリの論理的メモリ空間図
である。

【図３】一実施例のメインメモリの一部分に設定された
ウインドウαに対応する論理的メモリ空間図である。

【図４】一実施例のメインメモリの一部分に設定された
ウインドウβに対応する論理的メモリ空間図である。

【図５】一実施例のウインドウαのメインメモリ内での
１次元配置を示す説明図である。

【図６】一実施例のウインドウβのメインメモリ内での
１次元配置を示す説明図である。

【図７】一実施例のバッファメモリをアクセスするため
のＣＰＵ内のアドレス変換回路の一機能ブロック図であ
る。

【図８】一実施例のＤＭＡコントローラ内のアドレス変
換回路の一機能ブロック図である。

【符号の説明】

１…ＣＰＵ部、２…メインメモリ、１１…算術論理演算
回路（ＡＬＵ）、１４…アドレス変換回路、１５…バッ
ファ、１６…ＤＭＡコントローラ（ＤＭＡＣ）、１６１
…アドレス変換回路。

Claims

【特許請求の範囲】

【請求項１】２次元的に表し得るデータを１次元的な
アドレスによって格納しているメモリと、上記２次元的
に表したデータ上の必要な２次元領域に対応するデータ
をアクセスするための２次元的なアドレスを生成し、こ
の２次元的なアドレスから上記メモリに対してアクセス
し、このアクセスによって上記メモリから読み出される
データに対して処理プログラムに基づき処理回路で処理
する処理モジュールとを備えたメモリアクセス装置にお
いて、上記処理モジュールは、上記２次元的なアドレスから上
記メモリをアクセスするための１次元的なアドレスに変
換する第１のアドレス変換回路と、上記メモリ内のデー
タの部分的又は全体的な領域のデータを１次元的なアド
レスによって格納する少なくとも１個以上のバッファメ
モリと、上記２次元的なアドレスから上記バッファメモ
リをアクセスするための１次元的なアドレスに変換する
第２のアドレス変換回路と、上記バッファメモリと上記
メモリとの間のデータ転送を制御する転送制御回路とを
備え、上記メモリから上記２次元的に表したデータ上の必要な
２次元領域に対応するデータを取り出し格納する場合
は、上記第１のアドレス変換回路によって得られる１次
元的なアドレスによって、上記メモリにアクセスして必
要なデータを読み出させ、この読み出されたデータを上
記転送制御回路によって上記バッファメモリに転送し、
この転送データを上記第２のアドレス変換回路によって
得られる１次元的なアドレスに格納させ、上記バッファメモリから上記メモリにデータを格納する
場合は、上記第２のアドレス変換回路によって得られる
１次元的なアドレスによって、上記バッファメモリから
必要なデータを読み出させ、この読み出されデータを上
記転送制御回路によって上記メモリに転送し、上記第１
のアドレス変換回路によって得られる１次元的なアドレ
スに格納させることを特徴とするメモリアクセス装置。
【請求項２】上記２次元的に表したデータ上の必要な
２次元領域の形及び数の指定は、上記処理プログラムの
設定によって行うことを特徴とする請求項１に記載のメ
モリアクセス装置。
【請求項３】上記処理プログラムの設定によって、上
記バッファメモリの数に応じた上記２次元領域の指定可
能数を管理することを特徴とする請求項２に記載のメモ
リアクセス装置。