JP2001507836A - タイルリニアホストテクスチャストレージ - Google Patents

Abstract

(57)【要約】 透明度、色、および他のポリゴン特徴を含むポリゴン情報が、マトリクス構成の情報の領域またはタイルブロックの形式で整理、格納、および転送される、グラフィックスアプリケーションのための処理および実行コンピュータシステムである。テクセル情報のポリゴンバイトは、キャッシュヒット効率の向上のために、グラフィックスサブシステム内に、例示的な８×８マトリクスの行および列のフォーマットで整理され、ホストストレージがグラフィックスキャッシュを再び満たすためにアクセスされた場合に、ホストストレージ装置のリニアアドレススキームヘ変換、またはリニアアドレススキームから変換される。メモリタイルのポリゴン情報を含むバイトは、完全な１タイル分の情報が、通常のマルチラインアクセスのアービトレーションおよび他の典型的なアクセス遅延を最小限に抑えるために、１回のバースト方式ホストメモリアクセスで転送されるように構成される。

Description

【発明の詳細な説明】 タイルリニアホストテクスチャストレージ 発明の分野 本発明は、概してコンピュータグラフィックスに関し、特に、バースト方式デ ータ転送のための最適化メモリマッピングを備えた多次元グラフィックスシステ ムのための信号処理方法に関する。 発明の背景 あらゆる種類のシステム環境に対するコンピュータグラフィックスの使用およ び適用は、ますます高速な情報処理および検索装置の利用可能度とともに、より 広い範囲に増大し続けている。このような装置の動作速度は、優先順位の高い設 計目標である。このことは、グラフィックスシステムに関して特に当てはまり、 ３Ｄグラフィックスシステムに関しては、より当てはまる。このようなグラフィ ックスシステムは、莫大な量のデータの多量な処理を必要とし、データフロー速 度は、新しい製品またはシステムを提供する、あるいは新しい使用に適用するた めのグラフィックスシステムを設計する際に非常に重要である。 あらゆるデータおよび情報処理システム、特にコンピュータグラフィックスシ ステムにおいては、メモリまたは記憶装置の場所のデータにアクセスし、その情 報を処理し、後続のアクセス、処理および／または表示のために処理された情報 を別の場所に送る際に多くの時間が費やされる。新しいプロセッサの速度が増す につれて、メモリのデータにアクセスして取り出すためのアクセス時間が、シス テムの速度および総体的な性能の点からますますネックとなっている。 グラフィックスシステムは、現代のソフトウェアアプリケーションによって必 要とされるより多量のグラフィックデータを処理するために、より短い時間でよ り多くの精巧な機能を行うことが可能でなければならない。フルカラー、シェー ディング、および透明ブレンディング（transparency blending）情報を含むテ クスチャマップを用いて３次元のオブジェクトを描画するためのソフトウェア方 法およびハードウェア実現の向上に対する継続的な必要性が存在する。ラスタ表 示システムの開発により、グラフィックスシステムの総体的なコストが劇的に下 がり、グラフィックスシステムの能力は高まった。ラスタ表示システムにおいて は、１組の水平および直交走査線（各々が画素行を構成する）が、画面領域全体 を表す画素アレイまたは画素グリッドを形成する。画面は、好適には、ちらつき を可能な限り低減するために比較的高速度で全画素グリッドを走査することが可 能な、陰極線管（CRT）、または液晶表示装置（LCD）等である。 画素データは、好適には、ダイナミックランダムアクセスメモリ（DRAM）を備 えたフレームバッファに格納され、ここでは、各画素が、所望の解像度、色、明 度、および他の変数に応じて１つ以上のビットによって表される。典型的な表示 システムは、複数の色および種々の画面解像度（例えば、これらに限定されるこ とはないが、６４０×４８０、８００×６００、１０２４×７６８、１２８０× １０２４、またはソフトウェアドライバおよび使用されるハードウェアに応じた 他の組み合わせ）を用いて画面を描画することができる。ビデオ制御器は、フレ ームバッファの画素データを走査および変換し、それによって、画面上に情報を 表示するための画面システムが必要とする信号が制御される。ビデオ制御器は、 表示画面上を上から下および左から右へと各画素を逐次的に走査する。CRTを用 いたカラーグラフィックスシステムでは、３つの別個のビーム（すなわち、三原 色のそれぞれに対して１つのビーム）が制御され、各ビームの強度は、それぞれ の色に対応する画素値によって決定される。類似のシステムがLCD装置に使用さ れる。各画素値は、例えば２４ビット（すなわち、赤、緑、および青の三原色の それぞれに対して１つの８ビットバイト）を構成し得、バイト値は、表示される それぞれの色の強度を決定する。 メモリのテクスチャマップは、グラフィックス装置内の、ローカルで、比較的 高速なRDRAMメモリ内に格納され得るか、もしくはそのようなマップはシステム またはホストメモリに格納され得る。より大きなホストメモリの一部として格納 される場合には、ホストテクスチャマップからデータにアクセスする際の遅延が 生じる。なぜなら、メモリのタイプ自体の速度およびホストメモリの構成および アクセス処理の性質のためである。 コンピュータグラフィックスアプリケーションに特定していえば、表示画像の 色の透明度などの画像テクスチャ情報は、テクスチャマップに格納される。テク スチャマップは、水平方向に「Ｕ」個の「テクセル」（texel）および垂直方向 に「Ｖ」本のラインのテクセルから成る２次元テクセルアレイである。ポリゴン がレンダリングされる際に、テクセルは「テクスチャマップ」からフェッチされ 、ライティングおよびブレンディングのために処理され、その後、このようなテ クセルは、ポリゴンの「画素」となる。画像が表示画面上に生成される際に、フ レームバッファに格納された各ラインのデータが逐次的にアクセスされ、表示装 置に転送され、それによって、表示上で対応する逐次的ラインの画素を埋める。 フレームバッフアは、グラフィックスシステムの描画エンジン部分によって更新 され、これは、次に、グラフィックスシステムのテクスチャエンジン部分によっ て更新される。テクスチャエンジンは、通常システムまたはホストメモリに格納 されるテクスチャマップにアクセスする。このようなアクセスごと、およびホス トメモリからのテクスチャ情報の転送は、それに関連する遅延時間を持つ。これ は、格納およびプロセスへのアクセス処理の固有の依存性による。例えば、ホス トメモリに格納されたテクスチャマップへのアクセスごとに、処理待ち時間と、 バスアクセスおよびホストメモリアクセスアービトレーション(arbitration)に よる遅延とが存在する。さらに、グラフィックスシステムにおいては、必要とさ れる次のテクセルの情報は、メモリの次のリニアラインの情報ではなく、最後に 転送されたテクセルとは異なる方向にある次のテクセルであることが頻繁にある 。ホストメモリにおける情報のリニアストレージの性質から、ホストメモリに格 納されたリニア方式で変位された次のテクセルの情報ではないテクセルの情報が 、グラフィックスエンジンによって必要とされる場合にはいつでも、ホストメモ リへの新しいアクセスが、要求されたテクセルを見つけるために必要とされる。 多くのメモリシステムは、比較的長いアクセス時間を持つが、PCIバス構成を 含むシステムは、最初のアクセスが行われた後にバースト逐次アクセスを行うこ とができることによって、ある程度補償できる。しかし、従来のテクスチャマッ プストレージおよび情報の転送では、ホストメモリのバーストアクセス機能を利 用することが今まで不可能であった。したがって、グラフィックスおよび他のア プリケーションにおいて典型的に必要とされるアクセス数を減少させ、全体的な システム速度を速めるのに効率的なテクスチャマップストレージおよびテクセル データ転送の新しい方法に対する必要性が存在する。また、処理されるデータ増 分の数を最適化し、情報の転送効率を最大限にする（すなわち、ホストメモリへ のアクセスごとに提供される有用なデータの割合を最大限にする）のに有効な改 良された方法および装置に対する必要性がある。 発明の要旨 テクスチャマップをメモリタイルセグメントに最適に分割するための方法およ びシステムが提供され、そこでは、各セグメントが、１つのテクスチャ画像の複 数の垂直表示されるラインの所定の水平部分を覆うブロックまたはタイルセクシ ョンを表現可能なデータを含む１つのブロックまたはタイルの情報に関連する。 ブロックまたはタイルセクションは、グラフィックスユニットでキャッシュされ 、タイル構成により、リニアまたは１ラインずつの構成と比べて、テクスチャマ ップから現在フェッチされている要求されたデータについてのローカルキャッシ ュに対するより高いヒットレートが生じる。要求されたアドレスが、ローカルグ ラフィックスキャッシュに含まれない場合には、ホストメモリがアクセスされ、 要求されたタイルセグメントの情報が、ホストメモリからバースト方式で転送さ れ、キャッシュストレージおよびグラフィックスユニットによる使用のために、 タイルフォーマットで再組立てされる。 図面の簡単な説明 本発明のより深い理解は、以下の好適な実施形態の詳細な説明を以下の図面に 関連して考慮した場合に得られる。 図１は、グラフィックスシステムを備えたコンピュータシステムのブロック図 である。 図２は、図１に示されるグラフィックス装置のブロック図である。 図３は、対応するグラフィックスポリゴンを生成するためのテクスチャマップ 例を示す図である。 図４は、タイルメモリセグメント構成例を示す図である。 図５は、グラフィックス処理回路機構の一部を示すブロック図である。 図６は、テクスチャマップストレージのためのタイル技術、フォーマット、お よび構成の図である。 図７は、図５に示される「ＵＶ」−リニア変換回路の簡略模式図である。 図８は、グラフィックス処理およびテクセル取り出しのタイリング方法を示す フローチャートである。 詳細な説明 図１を参照して、上記の様々な方法が、典型的なコンピュータシステムまたは ワークステーション１０１内で実施され得る。本発明と共に使用され得るワーク ステーションの典型的なハードウェア構成が図示され、従来のマイクロプロセッ サ等のシステム中央処理装置（CPU）１０３と、システムまたはホストバス１０ ４を通して相互接続される多数の他の装置とを含んでいる。システムメモリ制御 器１０８が、ホストバス１０４とPCIバス１０５との間に接続されている。シス テムメモリ制御器１０８が、システムRAM１０９に接続されている。PCIバス１０ ５が、システムROM１０７およびユーザインタフェースアダプタ１１５にも接続 されている。ユーザインタフェースアダプタ１１５は、キーボード１１１および マウス装置１１３等の様々なユーザ入力装置に接続されるように構成されている 。タッチスクリーン装置（図示せず）等の他のユーザインタフェース装置もまた 、ユーザインタフェースアダプタ１１５を介してPCIバス１０５に接続され得る 。グラフィックス装置１１７は、PCIバス１０５および表示装置１１９にも接続 される。PCIバス１０５は、他のワークステーションまたはネットワーク等へさ らに接続するための拡張部１２１を備え得る。内部で本発明が実施されるワーク ステーションまたはコンピュータシステム１０１は、大部分は一般的に当該分野 において公知であり、当業者に一般的に公知である電子装置および回路からなる ので、図１に示されたもの以外の回路の詳細は、本発明の基礎概念を理解および 認識するため、および本発明の教示を不明瞭にしない、または本発明の教示から それないために、上記のように必要と考えられるものを越える範囲で説明される こ とはない。 図２では、PCIバス１０５がグラフィックス装置またはサブシステム１１７に 接続されて示されている。グラフィックス装置１１７は、例えば、フレームバッ ファユニット２０３からの情報またはデータ、システムまたはホストメモリ１０ ９への情報またはデータ、およびシステムまたはホストメモリ１０９からの情報 またはデータを処理、送信、および受信するように構成されたグラフィックスプ ロセッサ２０１を備え得る。フレームバッファユニット２０３は、グラフィック スプロセッサ２０１にアクセスされるフレーム表示情報を持ち、グラフィックプ ロセッサ２０１は、次に表示装置１１９に接続される。表示装置１１９は、グラ フィックスプロセッサ２０１の動作によって処理される際に、フレームバッファ ２０３内に格納された情報のグラフィックス表示を提供するように動作可能であ る。本実施例は、システムCPU１０３と分離したグラフィックスプロセッサ２０ １を示しているが、本発明は、別個のグラフィックスプロセッサを備えることに 限定されることはなく、むしろ、本明細書中に教示される方法論が、単一のシス テムCPU、他のより大きなシステムチップ、または集積回路の内部または一部と して実施されるシステムも包含することが理解される。 図３には、タイル３０３、３０５、および３０７を含むタイルマトリクスを備 えたテクスチャマップ（ＴＭ）３０１が示される。テクスチャマップ３０１は、 ポリゴン３１１等のある特定のポリゴンに適用されるデジタルテクスチャ情報を 含むメモリの領域を規定する。上記のように、テクスチャ情報は、透明度および 色などのポリゴンの様々な特徴を説明する情報を含む。グラフィックスシステム においては、様々なポリゴンの形状を生成するための、別個のポリゴンレンダリ ングエンジンも存在する。テクスチャメモリスペースは、「ＵＶスペース」と呼 ばれる。その理由は、このスペースが「Ｕ」および「Ｖ」の座標で規定されるか らである。テクスチャマップでは、テクセル３０２等の「テクセル」は、テクス チャマップにおける最小のアドレス可能点を規定する。例えば、図３では、テク スチャマップ３０１のテクセル３０２は、表示画面１１８上で画素３０４として フエッチされ、レンダリングされる。ポリゴン３０９に関するテクスチャまたは 「ＵＶ」スペースのテクスチャ情報は、グラフィックス回路機構３０５によって 「Ｘ−Ｙ」スペースのポリゴン情報を用いて処理され、それによって、表示画面 １１８上で３−Ｄカラーポリゴン３１１の表示が生じる。１テクセルまたは１画 素ごとのビット数は変化し、特定のアプリケーション、スクリーン解像度、およ びテクスチャ解像度に依存する。 図４では、テクスチャマップの個々のタイルセグメント例４０１が示される。 図示されるように、タイル４０１は、８本のラインから成り、各ラインは、本実 施例では、８テクセルの情報を含む。本発明に従って実施される場合のメモリの タイルの具体的な構成は、図示されるような８×８のマトリクスに必ずしも限定 されない。本発明の利点は、たった２本のラインを持つタイルを用いても達成さ れ得る。この場合には、本実施例における６４バイトの全領域に対して、各ライ ンが３２バイトである。本実施例に関しては慣例が選択されたが、合計のメモリ 領域は、１タイルにつき６４バイトに相当する必要はない。タイルが図示される ような８×８のマトリクスに構成された場合にシステム速度が最大に増加するこ とがわかっている。その理由は、本実施例では、グラフィックスキャッシュが、 対応するマトリクスを持ち、タイル構成が「長楕円」ではなく「正方形」に近い 形状の場合に、高速ローカルメモリ（すなわち、ホストシステムメモリではなく グラフィックスシステムメモリ）からテクセルを取出す際の、ローカルグラフィ ックスキャッシュ「ヒット」の確率が増加するからである。これは、テクスチャ マッピングにおいては、次にフェッチされるテクセルが、フェッチされたばかり のテクセルからどのような方向にも位置する可能性が高く、その結果、正方形構 成等のように、キャッシュがあらゆる方向に「バックアップ」バイトと共に構成 される場合には、次のフェッチがグラフィックスキャッシュに格納され、比較的 低速のシステムまたはホストメモリの情報にアクセスする、およびその情報を取 り出すためにシステムバスにアクセスする必要がないことが多いからである。 図５は、開示された方法論の実行例における基本機能ユニットのブロック図を 示す。グラフィックスアプリケーションでは、ポイントが画面上に描画され、ポ リゴンが表示のためにアセンブルされるので、テクスチャエンジンが指定された アドレスに対する要求を生成する。例えば、テクセルアドレス生成器５０１は、 テクスチャキャッシュ制御器５０５内に含まれるキャッシュタイルヒット検出論 理回路５０３に送られるテクセルアドレス要求を生成する。検出論理により、要 求されたテクセルがローカルグラフィックステクスチャキャッシュ５０７にすで に格納されたか否かが決定される。本実施例におけるテクスチャキャッシュ５０ ７は、１６「ウェイ（way）」（１ウェイが６４バイトを含む）から構成される １Ｋバイトキャッシュである。従って、メモリの各タイルが６４バイトを含み、 キャッシュ５０７は、１６タイルのメモリを保持できる。要求されたテクセルア ドレスがテクスチャキャッシュ５０７にある場合には、テクセルアウト５０９が 、さらなる処理のために要求グラフィックス回路機構へと提供される。 要求されたテクセルアドレスがローカルグラフィックスキャッシュ内にあると 決定される限りは、この処理が続き、情報処理が最適な速度で継続する。しかし 、キャッシュタイルヒット検出論理５０３によって、要求されたテクセルアドレ スが、グラフィックス装置２０１の内部に位置するテクスチャキャッシュ５０７ に存在しないことが決定されると、要求されたアドレスを含む別の情報ブロック を取り出し、転送するためにシステムまたはホストメモリ１０９へアクセスする ための要求が成されなければならない。ブロック５１１は、ＵＶリニアアドレス を、ホストメモリにおけるタイルのリニア「開始」アドレスへと変換する。要求 されたテクセルを囲む６４バイトのブロックの一部として、要求されたテクセル は、ホストメモリ１０９からグラフィックステクスチャキャッシュ５０７へとバ ースト転送される。上記のように、このキャッシュストレージの方法により、ホ ストメモリからの６４バイト転送が、テクスチャマップの１本のラインの一部に 対応するバイトのみを有する場合と比べて、次に要求されるテクセルに対するキ ャッシュ「ヒット」の確率がきわめて高くなる。「方形化（squared-off）」フ ォーマットまたはブロックバースト転送の場合には、要求されたアドレスおよび 周囲のテクセルブロックが、ホストメモリ１０９のテクスチャマップからテクス チャキャッシュ５０７に転送される。要求された情報（５１５）は、ホストメモ リ１０９からテクスチャキャッシュ５０７に与えられ、テクスチャキャッシュは 、グラフィックス回路機構２０１によってさらに処理するために、要求されたテ クセルアウト情報５０９を提供し得る。テクスチャキャッシュ５０７は、１ウェ イが６４バイトの１６ウェイとして構成されているが、ストレージおよびアクセ スの 方法は、テクスチャマップからの逐次的一連のテクセルに対応するバイトを格納 する代わりに、それぞれのキャッシュウェイでの本実施例においては、グラフィ ックスアプリケーションによって要求され得る次のテクセルを提供することを見 越して処理されている、ある特定のテクセルを囲むバイトをキャッシュするため に、各キャッシュウェイは、少なくとも２本のライン（図４では８本のライン） の「デプス」を有する１タイルまたは１ブロック分のバイトを含むものである。 図６には、グラフィックスシステムのバイトおよびタイルと、ホストメモリの リニアアドレス指定方式との間の変換の方法論が、より詳細に示されている。グ ラフィックスシステムにおいては、本実施例のテクスチャマップ３０１は、図６ に「タイル０」から「タイル６３」と指定される６４のタイルで構成される。タ イルは、「Ｕ」スペースにわたって「Ｃ」個のタイルのメモリと、「Ｖ」軸を下 方向に「Ｂ」行のタイルとが配置されており、「Ａ」個のタイルを備えたメモリ 領域を規定している。「Ａ」、「Ｂ」、および「Ｃ」の定数は、具体的なアプリ ケーションに応じて異なる値を有し得る。開示されている実施形態においては、 １行のタイル数「Ｃ」は８であり、タイルの行数「Ｂ」もまた８であり、従って 、メモリ領域「Ａ」は６４個のタイルである。 同様に、「タイル０」は、１ラインが「Ｆ」バイトの「Ｅ」本のラインへと広 がり、「Ｄ」バイトの合計のバイトスペースを構成する。本実施例では、タイル が８×８のマトリクスで構成されているので、「Ｅ」および「Ｆ」のディメンシ ョンは共に「８」であり、１タイル毎の総バイトスペース「Ｄ」は「６４」であ る。上記のように、必須ではないが、グラフィックスシステム動作におけるＴＭ キャッシュヒットの確率が最大となるので、正方形の８×８のタイル構成が好ま しい。図示されるように、｛Ｕ０Ｖ０｝、｛Ｕ１Ｖ０｝、および｛Ｕ２Ｖ０｝等 の個々のバイトが格納され、ホストメモリの逐次的リニア位置にある増加してい くアドレスから取り出されるように、ホストメモリ１０９はリニア的にアドレス を行う。 図７には、ＵＶ−リニア変換ブロック５１１がより詳細に示されている。本実 施例では、第１のバレルシフタ７００が、１０ビットの「Ｖ」アドレスと１タイ ル毎のライン数のＬｏｇ₂を表す信号とを含む入力を受け取る。第２のバレルシ フタ７０１が、１０ビットの「Ｕ」アドレスと１タイル毎のバイト数のＬｏｇ₂ を表す信号とを含む入力を受け取る。加算器７０２はまた、１タイル毎のバイト 数のＬｏｇ₂を表す入力と、Ｕスペース毎のタイル数のＬｏｇ₂を表す第２の入力 とを受け取り、次に第３のバレルシフタ７０３に与えられる出力を提供する。第 ３のバレルシフタ７０３は次に、第１のバレルシフタ７００の出力から別の入力 「Ｖ＿ＴＩＬＥ」を受け取り、出力「ＳＣＡＬＥＤ＿ＶＴＩＬＥ」をＯＲゲート ７０４の入力の１つに提供する。第２のバレルシフタ７０１は、１２ビット拡張 との組み合わせでスケーリングされる出力「Ｕ＿ＴＩＬＥ」を提供し、それによ って、次にＯＲゲート７０４の第２の入力に与えられる「ＳＣＡＬＥＤ＿ＵＴＩ ＬＥ」信号が提供される。ＯＲゲート７０４により、グラフィックスサブシステ ムが要求するテクセルを含むタイルのリニア「開始」アドレスを表す出力信号が 提供される。 ＵＶ−リニア回路５１１は、ＵＶテクセルアドレスを、そのテクセルを含むリ ニアタイル開始アドレスへと変換するために用いられ、ホストメモリ制御器が、 所望のタイルをグラフィックス装置キャッシュメモリへとフェッチすることを可 能にする。これは、ＵＶテクセルが属するタイルを第１に計算する、すなわち、 本実施例においては、タイルのサイズに応じた低位アドレスビットをシフトオフ することによって達成される。８×８のタイル構成を用いた例示の実施例におい ては、バレルシフタ７００および７０１は、３つの最下位のＵおよびＶアドレス ビットをシフトオフし、それによって、要求されたテクセルが属するＵＶタイル アドレスが得られるように実行される。Ｕタイルアドレスは次にスケーリングさ れ、それによってリニアオフセットに対するＵタイルの寄与(contribution)が成 される。スケーリングの係数は、アプリケーションで実施された１タイル毎のバ イト数である。１タイルにつき６４バイトの本実施例においては、スケーリング の係数は「６４」である。回路は、アドレスを左へ６回シフトすることによって スケーリングを達成する。各Ｕタイルアドレスビットの重みに「６」が加算され る場合には、実際のハードウェアは必要ない。 上記のＵタイルアドレス処理と並行して、Ｖタイルアドレスもまたスケーリン グされ、それによって、リニアオフセットに対するＶタイルの寄与が成される。 Ｖタイルのスケーリング係数は、Ｕスペースの総タイル数に１タイルのバイト数 を掛けたものであると決められる。本実施例では、「Ｕスペース」の総タイル数 は「８」であり、「１タイル毎のバイト数」は「６４」であり、その結果、スケ ーリング係数は「５１２」（８×６４）である。実施されている回路機構では、 このスケーリングは、最初に加算器７０２によって、「Ｕスペースの総タイル数 」のＬｏｇ₂および「１タイルのバイト数」のＬｏｇ₂の加算を行うことによって 達成される。この加算により、「Ｖ」タイルアドレスをシフト係数によって左に シフトするためのバレルシフタ７０３に与えられるシフト係数が生じる。これに より、シフト係数による「Ｖ」タイルアドレスビットの重みの増加が生じる。「 Ｕ」タイル寄与および「Ｖ」タイル寄与の両方に対するリニアオフセットは、「 ＯＲ」回路７０４によって共に論理的に「ＯＲされ」、それによって最終的なリ ニアアドレスが形成される。従って、リニアアドレスは、「Ｖ＿ｔｉｌｅ＿ｓｈ ｉｆｔｅｄ」または「Ｕ＿ｔｉｌｅ＿ｓｈｉｆｔｅｄ」に等しい。 ホストメモリ１０９から情報を取り出すための検索時間を最小限に押さえるた めに、システムＰＣＩ「バースト」方式の利用がなされ、この方式では、たった １つのアドレスが、１つのアドレス要求で指定され、システムメモリ制御器チッ プ１０８は、別のアクセス要求の必要性、および別の要求に関連する待ち時間お よび他の遅延時間なしに、指定のアドレスに従ったバイトアドレスのグループを 自動的に転送する。バースト方式の使用を可能にするために、変換器回路５１１ が、グラフィックスシステムとホストメモリとの間に設けられ、それによって、 ホストメモリのリニアアドレス指定方式を変更することなく、グラフィックスシ ステムにおけるタイルメモリ構成の完全性が保証される。変換方法論により、逐 次的な６４バイトの情報の各バーストが、グラフィックスシステム内での使用の ために、１行につき８バイトの８行のメモリタイル構成フォーマットへと適切に 配置される。また、タイル構成フォーマットで生成されたアドレス要求は、ホス トメモリ中の正確に対応するアドレスを指定するように変換されなければならな い。図６に示されるように、１番目のライン（ＸＸＶ０）からの８バイトが、ホ ストメモリ中に逐次的に格納されるが、９番目のバイトＵ０Ｖ１は、タイル０の ２番目のラインから取られなければならないなどである。同様に、テクスチャマ ップの９番目のタイル（タイル８）は、タイルの２番目の行から取られ、後に続 く行毎に以下同様である。従って、開示された方法および装置によって、グラフ ィックスシステムが、２つの異なるソースから同時にシステム速度の増加を利用 することが可能となる。グラフィックスシステムは、より高速な総体的速度で動 作する。その理由は、（１）タイルキャッシュ方法論により、より高いグラフィ ックスキャッシュ「ヒット」レートが生じ、その結果、比較的低速なホストメモ リからのより少ないアクセス要求が生じるから、および（２）タイルフォーマッ トからリニアフォーマットへの変換方法により、ホストメモリアクセスが必要な 状況においてホストメモリから情報を転送する際に非常に高速なバースト方式の 使用が可能となるからである。 本明細書中に開示される方法論のフローチャートが図８に示される。テクセル アドレス要求８０１がアドレス生成器５０１によって成され、それによって、要 求されたアドレスがグラフィックスまたはテクスチャキャッシュ８０３に含まれ る場合に、システムの検出（５０３）が生じる。要求されたアドレスがグラフィ ックスキャッシュ８０３に存在しない場合（８０５）には、ＵＶアドレスが変換 回路５１１によって、リニア同値へと変換される（８０７）。処理のこの時点で は、全テクスチャマップが格納されているホストメモリ１０９へのバースト転送 要求がなされる（８０９）。次に、グラフィックス装置２０１のテクスチャキャ ッシュ５０７が埋められ（８１１）、要求されたテクセルアドレスが、さらなる 処理のために提供される（８１３）。要求されたテクセルアドレスが、検出ステ ップ（８０５）でテクスチャキャッシュにあると検出されると、この処理は要求 されたテクセルアドレスを即時に提供する（８１３）効果を持ち、別のテクセル アドレス要求が成される（８０１）まで、この処理は終了する（８１５）。 本発明の方法および装置を、本明細書中に開示されるような好適な実施形態に 関連して説明した。本発明の実施形態を、特定の変形と共に本明細書中に詳細に 示し、説明したが、本発明の教示を具体化した多くの他の異なる実施形態が当業 者によって容易に構成され得る。従って、本発明は本明細書に記載された具体的 な形態に限定されるものではなく、逆に、本発明の精神および範囲に無理なく包 含され得る場合に、そのような代替、改変、および同等物を含むことを意図する 。

Claims (1)

1. 【特許請求の範囲】 １．表示関連情報ブロックを整理するための方法であって、該表示関連情報は、 表示装置の画面上に表示される画像を規定する複数の画像画素の少なくとも１つ の特徴を表し、該表示装置は情報処理システムに関連して動作し、該方法は、 該画像画素を画像画素ブロックに分割するステップであって、該画像画素ブロ ックのそれぞれは、第１の複数のラインの画像画素バイトの該表示関連情報と、 第２の複数の列の画像画素バイトの該表示関連情報とから構成される、ステップ と、 該画像画素ブロックをブロックの行に指定するステップであって、該行は、該 表示装置の該画面を覆うように垂直方向に変位される、ステップと、 を含む方法。 ２．前記情報処理システムの情報転送帯域幅に応じて前記第１の複数を決定する ことをさらに含む、請求項１に記載の方法。 ３．前記情報処理システムの情報転送帯域幅に応じて前記第２の複数を決定する ことをさらに含む、請求項１に記載の方法。 ４．前記情報処理システムの情報転送帯域幅に応じて前記第１および第２の複数 を決定することをさらに含む、請求項１に記載の方法。 ５．前記情報処理システム内の１つの情報転送が、前記画像画素バイトの前記画 像画素ブロックの少なくとも１つの均等に分割可能な部分を含むように、前記第 １および第２の複数が決定される、請求項４に記載の方法。 ６．各情報転送が少なくとも１つの全画像画素ブロックを含むように前記第１お よび第２の複数が決定される、請求項５に記載の方法。 ７．前記第１の複数のラインの前記表示関連情報は、前記第２の複数の列の該表 示関連情報に等しい、請求項１に記載の方法。 ８．前記第１および第２の複数が、整数「８」の倍数に等しい、請求項７に記載 の方法。 ９．前記第１の複数のラインの前記表示関連情報は、前記第２の複数の列の該表 示関連情報に等しい、請求項６に記載の方法。 １０．前記第１の複数の数と前記第２の複数の数との積が不変の所定の積数に等 しくなるように、該第１の複数のラインの前記表示関連情報が、該第２の複数の 列の該表示関連情報に関連し、該不変の所定の積数は、前記画像画素ブロックの １つの画像画素のバイトの数に等しい、請求項１に記載の方法。 １１．主バスおよび表示装置を備えた情報処理システムとグラフィックスサブシ ステムとを含むコンピュータベースのグラフィックスステーションであって、該 グラフィックスサブシステムは、該主バスおよび該表示装置に接続されたグラフ ィックスプロセッサ装置を備え、該グラフィックスサブシステムは、該グラフィ ックスプロセッサに接続されたグラフィックスメモリをさらに備え、該グラフィ ックスサブシステムは、該表示装置上に描画されるオブジェクトを表す情報を格 納および処理するために選択的に動作可能であり、該グラフィックスサブシステ ムは、表示関連情報ブロックを整理するために選択的に動作可能であり、該表示 関連情報は、該表示装置の画面上に表示される画像を規定する複数の画像画素の 少なくとも１つの特徴を表し、該グラフィックスサブシステムは、 該画像画素を画像画素ブロックに分割するステップであって、該画像画素ブロ ックのそれぞれは、第１の複数のラインの画像画素バイトの該表示関連情報と、 第２の複数の列の画像画素バイトの該表示関連情報とから構成される、ステップ と、 該画像画素ブロックをブロックの行に指定するステップであって、該行は、該 表示装置の該画面を覆うように垂直方向に変位される、ステップと、 を達成するように選択的に動作可能である、コンピュータベースのグラフィッ クスステーション。 １２．前記情報処理システムの情報転送帯域幅に応じて前記第１の複数を決定す ることをさらに含む、請求項１１に記載の方法。 １３．前記情報処理システムの情報転送帯域幅に応じて前記第２の複数を決定す ることをさらに含む、請求項１１に記載の方法。 １４．前記情報処理システムの情報転送帯域幅に応じて前記第１および第２の複 数を決定することをさらに含む、請求項１１に記載の方法。 １５．前記情報処理システム内の１つの情報転送が、前記画像画素バイトの前記 画像画素ブロックの少なくとも１つの均等に分割可能な部分を含むように、前記 第１および第２の複数が決定される、請求項１４に記載の方法。 １６．各情報転送が少なくとも１つの全画像画素ブロックを含むように前記第１ および第２の複数が決定される、請求項１５に記載の方法。 １７．前記第１の複数のラインの前記表示関連情報は、前記第２の複数の列の該 表示関連情報に等しい、請求項１１に記載の方法。 １８．前記第１および第２の複数が、整数「８」の倍数に等しい、請求項１７に 記載の方法。 １９．前記第１の複数のラインの前記表示関連情報は、前記第２の複数の列の該 表示関連情報に等しい、請求項１６に記載の方法。 ２０．前記第１の複数の数と前記第２の複数の数との積が不変の所定の積数に等 しくなるように、該第１の複数のラインの前記表示関連情報が、該第２の複数の 列の該表示関連情報に関連し、該不変の所定の積数は、前記画像画素ブロックの １つの画像画素バイトの数に等しい、請求項１１に記載の方法。