JPH06230964A

JPH06230964A - キャッシュメモリを備えた計算機

Info

Publication number: JPH06230964A
Application number: JP5014785A
Authority: JP
Inventors: Mitsuo Asai; 光男浅井; Shigeru Yabuuchi; 繁藪内; Tetsuhiko Okada; 哲彦岡田; Takehisa Hayashi; 林　　剛久; Hiroshi Takeda; 博武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-01
Filing date: 1993-02-01
Publication date: 1994-08-19

Abstract

(57)【要約】【目的】ベクトル演算を多く必要とするようなグラフ
ィック機能や数値演算のアプリケーションを高速に実行
することができる計算機をコンパクトでかつ低価格で、
提供する。【構成】パイプライン制御を採用し、キャッシュメモ
リを備えた計算機において、同期型メインメモリ１０４
と、該同期型メインメモリの記憶内容の一部のコピーを
格納するキャッシュメモリ１０３と、同期型メインメモ
リからクロックに同期して順次データを読み出す読み出
し手段１１２０と、データの演算を行う演算ユニット１
０１，１０２と、読み出されたデータを直接前記演算ユ
ニットに供給する供給手段１２１，１２２，１０５と、
演算ユニットの出力をキャッシュメモリに書き込む書込
み手段と、パイプライン制御の制御信号を計算機各部へ
供給するパイプライン制御手段１４１とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを備
えた計算機に関し、特に、低価格な個人用計算機を構成
するのに適した計算機に関する。

【０００２】

【従来の技術】従来の計算機の高速化手法として、演算
ユニットとメインメモリの間にキャッシュメモリを置く
方法がある。

【０００３】従来の計算機では、メモリ上からデータを
プロセッサ内のレジスタにロードし、レジスタにロード
されたデータに対して演算を行う。通常のプログラムで
は、頻繁にアクセスされるデータや命令が一部のアドレ
スに集中するというローカル性がある。キャッシュメモ
リによる高速化手法は、間近にアクセスされたデータま
たは命令のコピーをアクセス時間の短いキャッシュメモ
リに残しておくことによりアクセス時間の短縮を図るも
のである。キャッシュメモリはメインメモリより高速に
読み出し及び書き込みが可能である。しかし、高価格な
ためキャッシュの大容量化は高コスト化を招いてしま
う。一般に、メインメモリにはダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）が用いられ、キャッシュメ
モリは、プロセッサチップ内に持つ場合が多く、外部に
持つ場合は高速なスタテイック型ランダムアクセスメモ
リが用いられている。

【０００４】

【発明が解決しようとする課題】しかし、数値演算や画
像処理などでは、アクセスするデータがキャッシュメモ
リの容量よりはるかに大きいため、上記のローカル性が
低く、常にメインメモリからデータを読み出さなければ
ならず、キャッシュメモリによる高速化が期待できない
という問題がある。そのため、数値演算用の計算機で
は、メインメモリもすべて高速なスタテイック型ランダ
ムアクセスメモリから構成したりしている。また、グラ
フィック処理を高速に行うために、画像データ用の高速
なフレームバッファや専用のプロセッサを付加したりし
て高速化を行っているものがある。しかし、それらはい
ずれも特殊なハードウエアを持つため、高コストなもの
となってしまう。

【０００５】一方、同期型（シンクロナス）ＤＲＡＭ
(日経エレクトロニクス1992.5.11 no.553）や、ＤＲＡ
Ｍを使ったメモリモジュールのＲａｍｂｕｓ（日経エレ
クトロニクス1992.3.16 no.549）など低価格で高スルー
プットを実現するものが発表がされている。

【０００６】本発明は、同期型ＤＲＡＭなどの低価格で
高スループットなメモリを利用し、それに適した計算機
を実現することにある。大規模なデータを扱う数値演算
や高速なグラフィック機能を、特別なハードウエアを付
加せず低価格で提供し、かつコンパクトに実現すること
である。

【０００７】

【課題を解決するための手段】本発明による、キャッシ
ュメモリを備えた計算機は、パイプライン制御を採用
し、キャッシュメモリを備えた計算機において、同期型
メインメモリと、該同期型メインメモリの記憶内容の一
部のコピーを格納するキャッシュメモリと、前記同期型
メインメモリからクロックに同期して順次データを読み
出す読み出し手段と、データの演算を行う演算ユニット
と、前記読み出されたデータを直接前記演算ユニットに
供給する供給手段と、前記演算ユニットの出力を前記キ
ャッシュメモリに書き込む書込み手段と、前記パイプラ
イン制御の制御信号を計算機各部へ供給するパイプライ
ン制御手段とを備えたことを特徴とする。

【０００８】好ましくは、前記同期型メインメモリは同
期型ダイナミックＲＡＭからなる少なくとも２個のバン
クを有し、前記読み出し手段は、前記２個のバンクから
２つのデータを同時に読み出し、前記供給手段は該２つ
のデータを同時に前記演算ユニットに転送する第１およ
び第２のパスを有する。

【０００９】また、クロックに同期して、前記同期型メ
インメモリから前記演算ユニットの処理速度に対応する
速度でデータが順次読みだされ、前記演算ユニットの演
算結果が前記キャッシュメモリに順次書き込まれる。

【００１０】

【作用】本発明による計算機では、スループットの高い
同期型ダイナミックＲＡＭ（ＤＲＡＭ）などでメインメ
モリを構成する。同期型ＤＲＡＭは、連続してデータを
読み出せば、プロセッサのデータ処理能力と等しいデー
タ量の読み出しが可能である。また、このメインメモリ
を少なくとも２個のバンクで構成するとともに、２つの
読み出しパスを設けることにより、演算の対象となる２
つのデータを同時に読み出すことができる。また、本発
明による計算機は、このように同期型ＤＲＡＭで構成す
るメインメモリから順次転送されるデータを演算し、そ
の演算結果をキャッシュメモリに順次書き込む命令を設
ける。したがって、ベクトル演算を、パイプライン動作
をみださずに高速に実行することができる。

【００１１】また、グラフィック表示のために、キャッ
シュメモリ上のデータをメモリ上の任意のアドレスに書
き込む命令を持つ。この命令により、例えば、フォント
データを変形または加工したデータやいろいろなパター
ンデータをキャッシュメモリ上に作り、それを画面上の
いろいろな場所に高速にコピーすることなどが可能とな
る。

【００１２】本発明によれば、メインメモリから高速に
データを読みだして処理を行うことができ、膨大なベク
トル演算や高速なグラフィック機能を必要とするアプリ
ケーションを高速に実行でき、かつ低価格でコンパクト
な計算機を市場に提供することができる。

【００１３】

【実施例】以下、実施例を用いて本発明を説明する。

【００１４】図９に本発明を適用した、液晶型ディスプ
レイ部１００２およびキーボード部１００１からなる小
型ワークステーション１０００を示す。本実施例では、
まず、このような小型ワークステーションにより高速に
ベクトル演算を行う方法及び命令について説明する。

【００１５】図１において、本実施例の計算機の構成を
説明する。本図において、１０１は整数系演算ユニッ
ト、１０２は浮動小数点演算ユニットを示す。これらの
演算ユニットは同時に２つのデータを入力し、１つの結
果を出力する。整数系演算ユニット１０１は整数値同士
の加算、減算、論理演算、シフト演算等を行うことがで
きる。浮動小数点演算ユニット１０２は浮動小数点演算
を行うユニットである。１０３はキャッシュメモリ、１
０４は前記文献に記載されたような同期型ＤＲＡＭを用
いたメインメモリを示す。１０５は読み出しデータ制御
回路、１０６は書き込みデータ制御回路を示す。１１２
は整数系演算ユニット１０１の結果を送る演算結果パ
ス、１１３は浮動小数点演算ユニット１０２の結果を送
る演算結果パスである。１１５と１１６はそれぞれ演算
ユニットの入力パスである。１２１と１２２は同期型メ
インメモリからの読み出しパス、１３１と１３２はキャ
ッシュメモリからの読み出しパスである。１１１はキャ
ッシュメモリの内容を同期型メインメモリ１０４に書き
込むフラッシュキャッシュメモリ用パスである。

【００１６】整数系演算ユニット１０１と浮動小数点演
算ユニット１０２は、読み出しデータ制御回路１０５よ
り演算入力パス１１５、１１６を介して、演算対象とな
る２つのデータを入力する。同期型メインメモリ１０４
とキャシュメモリ１０３は、それぞれ、読み出しパス１
２１、１２２と読み出しパス１３１と１３２とを介し
て、読み出しデータ制御回路１０５に接続される。命令
に応じて、同期型メインメモリ１０４またはキャッシュ
メモリ１０３のデータが演算ユニット１０１，１０２へ
送られる。２つの演算ユニット１０１，１０２の演算結
果は演算結果パス１１２と１１３から書き込みデータ制
御回路１０６に送られる。そして、命令により、書き込
みパス１２３を介して同期型メインメモリ１０４へ、ま
たは書き込みパス１２４を介してキャッシュメモリ１０
３へ、データが送られ書き込まれる。また、キャッシュ
メモリ１０３のデータは、フラッシュキャッシュメモリ
用パス１１１、書き込みデータ制御回路１０６および書
き込みパス１２３を介して、同期型メインメモリ１０４
へ送ることができる。図１中、同期型メインメモリ１０
４以外のプロセッサ部１４０を、１つの集積回路に集積
することが可能である。また、１４１はプロセッサ部制
御回路であり、制御信号線１４２によって、プロセッサ
部１４０内の制御を行う。以下に説明するプロセッサ部
１４０内での動作は全て、プロセッサ部制御回路１４１
が制御を行う。

【００１７】次に、図１０を用いて、読み出しデータ制
御回路１０５および同期型メインメモリ１０４の詳細を
説明する。図１０において、読み出しデータ制御回路１
０５は２個の選択回路１１０１、１１０２からなる。選
択回路１１０１は、キャッシュメモリ１０３からの読み
出しパス１３１またはメインメモリ１０４からの読み出
しパス１２１のいずれかを選択して、演算入力パス１１
５へ出力する。いずれを選択するかは、命令によって決
まり、プロセッサ部制御回路１４１が制御する。同様
に、選択回路１１０２は、キャッシュメモリ１０３から
の読み出しパス１３２またはメインメモリ１０４からの
読み出しパス１２２のいずれかを選択して、演算入力パ
ス１１６へ出力する。

【００１８】同期型メインメモリ１０４は、２個のバン
ク１１１１，１１１２を有する。図１では図示しなかっ
たメモリ制御回路１１２０により、バンク１側の読み出
しデータを読み出しパス１２１，１２２のいずれに出力
するか、およびバンク２側の読み出しデータを読み出し
パス１２１，１２２のいずれに出力するかが制御され
る。メモリ制御回路１１２０はプロセッサ部制御回路１
４１により制御され、また、プロセッサ部制御回路１４
１へ割り込み発生信号１１３０を出力する。この割り込
み信号１１３０は次のように用いられる。すなわち、後
述するＶＡＤＤ命令、ＭＦＭＵＬ命令等では、メインメ
モリ１０４から同時に２つのデータの読出しを要する。
そのため、これらの命令の対象となる２つのデータは、
メインメモリ１０４に格納する段階で、それぞれ別個の
バンクに格納しておくようにすることが好ましい。しか
し、プロセッサ部制御回路１４１がメモリ制御回路１１
２０に対して別個のバンクに存在するデータの読出しを
同時に行う要求を出す場合もあり、このような場合に、
メモリ制御回路１１２０はその旨、割り込み発生信号１
１３０によりプロセッサ部制御回路１４１へ通知する。
これに応じてプロセッサ部制御回路１４１は、割り込み
処理を行い、ソフトウエアによる割り込みハンドラによ
り、一方のデータを別のバンクに移動させる処理を行う
ことにより動作を継続することができる。この処理は特
別なハードウエアにより行うことも可能である。

【００１９】次に図２を用いて、図１の計算機が持つベ
クトル演算命令について、説明する。ベクトル演算命令
の１つＶＡＤＤ，Ａ，Ｂ，Ｃ，ｎ命令は、ベクトルＡと
ベクトルＢを加算し、その結果をベクトルＣとする命令
であり、Ｃ［ｋ］＝Ａ［ｋ］＋Ｂ［ｋ］（ｋ＝０，…，
ｎ−１）を行う。ここに、ｎはベクトルの次元を示す。
ここで、Ａ，Ｂ，Ｃは実際のメインメモリ上のアドレス
として説明をするが、アクセスするメモリのポインタを
演算ユニット内のレジスタに格納しておくことにより、
Ａ，Ｂ，Ｃを参照するレジスタ番号とすることも可能で
ある。ベクトルの次元ｎはメモリ上ではワード数に対応
する。図２では、横方向に進むと、クロックサイクルが
進む。ＩＦ，ＩＤ，Ｅ，Ｍ，Ｗ，Ｌはパイプライン動作
の各ステージの名称である。ＩＦはインストラクション
フェッチステージを示し、命令をメモリよりフェッチす
るステージである。ＩＤはインストラクションデコード
ステージであり、ＩＦステージでフェッチした命令のデ
コードを行う。また、演算するデータの読み出しを行
う。Ｅはエクゼキューションステージを示し、演算を行
う。Ｍはメモリアクセスステージであり、メモリへの書
き込み動作を行う。Ｗはレジスタライトステージであ
り、演算ユニット内のレジスタにデータを書き込む。Ｖ
ＡＤＤ命令では、同期型メインメモリ１０４から直接デ
ータを読み出し、キャッシュメモリ１０３を介すること
なく、読み出しデータ制御回路１０５を通して直接演算
ユニットに転送する。同期型メインメモリ１０４では、
このメモリに対して読み出し命令を送出してからデータ
が出力され、演算ユニットへ到達するまでに、レイテン
シーと呼ぶ数クロックサイクルが必要である。Ｌは、こ
のレイテンシーのクロックサイクルを示す。また、本実
施例の計算機はパイプライン動作を行う。図２で上段か
ら１パイプライン目の動作、２パイプライン目の動作と
続き、ｎ＋１パイプライン目の動作となる。各パイプラ
インでの動作は１クロックサイクルづつずれている。１
パイプライン目の動作以降はＩＦステージ及びＩＤステ
ージは不要である。ＶＡＤＤ，Ａ，Ｂ，Ｃ，ｎ命令は、
図２から分かるように、ｎ＋１回のパイプライン（すな
わちｎ＋１クロック）で終了する。例えば、メインメモ
リ１０４から取りだした値Ａ［０］、Ｂ［０］の加算お
よびその結果のＣ［０］への格納の一連の処理に関し
て、従来であれば、値Ａ［０］の第１レジスタへのロー
ド（ｌｏａｄ）、Ｂ［０］の第２レジスタへのロード
（ｌｏａｄ）、両値の加算（ａｄｄ）、この加算結果の
格納（ｓｔｏｒｅ）の４命令を実行するために少なくと
も４クロックを要するが、本実施例では図２から分かる
ようにこれを１クロックで実行する。これを可能とする
構成は、メインメモリとして同期型メモリを採用したこ
と、同期型メモリを２バンク構成としたこと、メインメ
モリの２出力をプロセッサ部１４０内のレジスタ（図示
せず）を介することなく演算ユニットに直接供給するよ
うにしたことである。

【００２０】ＶＡＤＤ命令の動作を、図４を参照しなが
ら、図２にしたがって説明する。まず、図２の１パイプ
ライン目の動作として、ＶＡＤＤ命令をフェッチする
と、同期型メインメモリ１０４上のアドレスＣからｎ個
のデータを、読み出しパス１２1および書き込みデータ
制御回路１０６を介して、キャッシュメモリ１０３にも
ってくる（これをムーブイン動作と呼ぶ）。キャッシュ
メモリ１０３内にあった既存のデータはパージすること
になる。これにより、メインメモリ１０４のアドレスＣ
（ｋ）に対応する領域がキャッシュメモリ１０３内に確
保される。次に２パイプライン目の動作として、同期型
メインメモリ１０４から、Ａ［０］とＢ［０］にあたる
データをパス１２１、１２２より読み出し、読み出し制
御回路１０５を介して、整数系演算ユニット１０１へ送
る。このとき、データが出力されるまでに同期型メイン
メモリ１０４のレイテンシーの数クロックサイクルが必
要である。図２ではこれを仮に２クロックサイクルとし
ている。整数系演算ユニット１０１の演算結果は演算結
果パス１１２に出力され、書き込みデータパス１０６を
介して、キャッシュメモリ１０３上のＣ［０］に書き込
まれる。この計算機ではパイプライン動作を行うので、
次の演算Ｃ［１］＝Ａ［１］＋Ｂ［１］は１クロックサ
イクル遅れて、動作を始めている。その後、パイプライ
ン動作がＣ［ｎ−１］＝Ａ［ｎ−１］＋Ｂ［ｎ−１］ま
で進むと、この命令が全て終了したことになる。本実施
例では、メインメモリ１０４に同期型ＤＲＡＭを用い、
演算ユニットのデータ処理能力と同一のスループットで
データの読み出しを行うことができるので、上記の一連
の動作をパイプラインを乱さずに行うことができる。

【００２１】次に、キャッシュメモリ１０３上のデータ
をメインメモリ１０４上の任意のアドレスに書き込むた
めの、本実施例で新たに設けたＦＬＵＳＨ，ｎ，Ｃ命令
について図３を用いて説明する。

【００２２】通常、キャッシュメモリ１０３の各記憶領
域はメインメモリ１０４のいずれかの記憶領域と対応づ
けられており、キャッシュメモリ１０３の内容がメイン
メモリに書き戻されるときには、その対応するメインメ
モリ領域に書き込まれる。これに対して、本実施例にお
けるＦＬＵＳＨ，ｎ，Ｃ命令はキュッシュメモリ１０３
上の有効なデータをメインメモリ１０４へ指定された領
域に書き込むものである。このＦＬＵＳＨ命令の実行前
に、図３に示すように、ＶＡＤＤＣ，Ａ，Ｂ，ｎ命令を
実行している。この命令は、図２に示したＶＡＤＤ命令
と同様、Ａ［ｋ］＋Ｂ［ｋ］（ｋ＝０，…，ｎ−１）を
行い、その演算結果をキャッシュメモリ１０３上に書き
込むものであるが、ＶＡＤＤ命令と異なる点は、同期型
メインメモリ１０４からキャッシュメモリ１０３へのム
ーブイン動作がなく、キャッシュメモリ１０３をパージ
するだけである（図３の上部の１パイプライン目参
照）。また、演算結果の書き込み先の指定がなく、キャ
ッシュメモリ１０３を出力用のバッファのようにして結
果を書き込む。すなわち、キャッシュメモリ１０３の先
頭のアドレスからｎ個のデータを書き込むものである。
ＶＡＤＤＣ命令のようなキャッシュメモリ１０３上に演
算結果を書き込む命令の後、ＦＬＵＳＨ，ｎ，Ｃ命令に
よりキャッシュメモリ１０３の先頭からｎ個のデータを
同期型メインメモリ１０４の指定するアドレスＣに書き
込む。ＦＬＵＳＨ，ｎ，Ｃ命令は、キャッシュ上のデー
タが次に説明するようなグラフィックデータの時など、
そのデータをいろいろな場所にコピーする場合に有用で
あり、高速なコピー処理を行うことができる。

【００２３】次に、このような本実施例の処理を利用し
て、グラフィック機能を高速化する方法について、図５
を用いて説明する。

【００２４】本図において、５００は同期型メインメモ
リ１０４内の画像表示用メモリ空間を示す。この空間の
メモリの内容がデイスプレイの画面に表示される。５０
１はソースレクト、５０２はデステイネーションレクト
である。本図はソースレクト５０１とデステイネーショ
ンレクト５０２の各画素の排他的ＯＲを取り、デステイ
ネーションレクト５０２にその結果を書き込む動作を示
した図である。レクトを加工して、別のレクトに張り付
ける動作は、フォント表示など、グラフィック処理に非
常に多く発生する動作である。この場合、ソースレクト
５０１とデステイネーションレクト５０２は同じ画素数
であり、幅（Ｗビット）、高さ（Ｈビット）とも同じで
ある。

【００２５】図６を用いて図５の動作を説明する。同期
型メインメモリ１０４からソースレクト５０１とデステ
イネーションレクト５０２をそれぞれアドレスＳ，Ｄか
ら読み出す。ワード単位で読み出すことも可能で、１ワ
ードを３２ビットとし、１画素が１ビットとすると、１
度に３２画素づつ演算を行うことができる。ＶＡＤＤ命
令と同様に、２つのデータを同期型メインメモリ１０４
から読み出し、読み出しパス１２１および１２２、読み
出しデータ制御回路１０５、演算入力パス１１５および
１１６を介して、整数系演算ユニット１０１に送る。整
数系演算ユニット１０１において、２つのデータに対し
て排他的ＯＲの論理演算を行い、演算結果パス１１２、
書き込みデータ制御回路１０６、書き込みパス１２４を
介して、キャッシュメモリ１０３に演算結果を書き込
む。その後、書込み先アドレスをＤとして、キャッシュ
メモリ１０３の演算結果を同期型メインメモリ１０４へ
フラッシュすることにより、目的の演算を行うことがで
きる。

【００２６】次に、浮動小数点の複数の乗算を高速に行
う方法及び命令を図７により説明する。

【００２７】また本実施例の計算機では、複数の乗算を
連続して行うＭＦＭＵＬ，Ａ，Ｂ，Ｃ，ｎ命令を設け
る。ＭＦＭＵＬ，Ａ，Ｂ，Ｃ，ｎ命令はＣ［ｋ］＝Ａ
［ｋ］＊Ｂ［ｋ］（ｋ＝０，…，ｎ−１）の複数の浮動
小数点の乗算を高速に行う命令である。図１及び図２に
示したＶＡＤＤ命令とほとんど同様であるが、整数系の
演算の異なる点は、浮動小数点演算ユニット１０２を用
い、エグゼキューションステージにおいて複数クロック
サイクルを必要とすることである。本図では、Ｅ１ステ
ージ、Ｅ２ステージ、Ｅ３ステージの３クロックサイク
ルとした。エグゼキューションステージで複数サイクル
を要しても、図７から分かるように、２パイプライン目
から順次１クロックごとに演算結果が出力され、キャッ
シュメモリ１０３に書き込まれていくことは図２の場合
と同様である。

【００２８】さらに、浮動小数点の累積加算ΣＡ［ｋ］
（ｋ＝０，…，ｎ−１）を高速に行うためのＶＦＩＡＤ
Ｄ命令を設ける。これを図８により説明する。本図は、
ＶＦＩＡＤＤ命令を説明するために、図１の一部を詳細
に示した図である。本図において、１０２は浮動小数点
演算ユニットであり、浮動小数点演算について説明する
が整数系の累積加算命令ＶＩＡＤＤについても同様に実
現することが可能である。９０１は浮動小数点演算ユニ
ット１０２内の演算器、９０２〜９０６はラッチであ
り、クロックに同期して入力したデータを取り込み、保
持する。ラッチ９０２〜９０６より、各ラッチ間の動作
を個別にかつ並列に行うことができる。これにより、パ
イプライン動作が可能となる。同期型メインメモリ１０
４よりＡ［ｋ］を順次読み出し、ラッチ９０６および読
み出し制御回路１０５を介して、ラッチ９０３に取り込
む。演算器９０１は、ラッチ９０２のデータとラッチ９
０３のデータを加算して、ラッチ９０４に書き込む。こ
のデータは次にラッチ９０２に書き込まれる。この動作
をクロックに同期して、パイプライン動作を行い、ｎ−
１まで行えば、累積加算ΣＡ［ｋ］（ｋ＝０，…，ｎ−
１）を行うことができる。

【００２９】数値演算のアプリケーションでは、行列演
算ｙ＝Ａｘ、（ここで、Ａはｎ次元の行列、ｘ，ｙはｎ
次元のベクトル）を行う場合が非常に多く、これを高速
に演算することにより、アプリケーションの性能を上げ
ることができる。本実施例による計算機では、ＭＦＭＵ
Ｌ命令とＶＦＩＡＤＤ命令を組み合わせることによりこ
れを高速に行うことが可能である。

【００３０】以上は同期型ＤＲＡＭを用いた場合につい
て説明したが、メインメモリにＲａｍｂｕｓを利用して
も同様に高速で低価格な計算機を実現することが可能で
ある。

【００３１】以上、本実施例によれば、高速でかつ、コ
ンパクト、低価格な計算機を実現することができる。

【００３２】

【発明の効果】本発明によれば、数値演算用のアクセラ
レータやグラフィック用のアクセラレータ等の特別なハ
ードウエアを付加することなく、それらのアプリケーシ
ョンを高速に実行することができる。そのため、低価格
で高性能かつコンパクトな計算機を提供することができ
る。

【図面の簡単な説明】

【図１】本発明を適用した計算機の実施例の全体構成を
示すブロック図

【図２】図１の計算機の第１の命令による動作例の説明
図

【図３】図１の計算機の第２および第３の命令による動
作例の説明図

【図４】図２の動作説明に供する説明図

【図５】図１の計算機により行うグラフィック処理の説
明図

【図６】図５のグラフィック処理の説明に供する説明図

【図７】図１の計算機の第３の命令による動作例の説明
図

【図８】図１の計算機の第４の命令による動作例の説明
図

【図９】本発明を適用した小型ワークステーションの外
観図

【図１０】図１の要部の詳細を示すブロック図

【符号の説明】

１０１…整数系演算ユニット１０２…浮動小数点演算ユニット１０３…キャッシュメモリ１０４…同期型メインメモリ１０５…読み出しデータ制御回路１０６…書き込みデータ制御回路１１１…フラッシュキャッシュメモリ用パス１１２…演算結果出力パス１１３…演算結果出力パス１１５…演算入力パス１１６…演算入力パス１２１…読み出しパス１２２…読み出しパス１２３…書き込みパス１３１…読み出しパス１３２…読み出しパス１４０…プロセッサ部５００…画像表示用メモリ空間５０１…ソースレクト５０２…デステイネーションレクト９０１…演算器９０２…ラッチ９０３…ラッチ９０４…ラッチ９０５…ラッチ９０６…ラッチ１０００…小型ワークステーション１００１…キーボード１００２…液晶型デイスプレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者林剛久東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者武田博東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】パイプライン制御を採用し、キャッシュメ
モリを備えた計算機において、同期型メインメモリと、該同期型メインメモリの記憶内容の一部のコピーを格納
するキャッシュメモリと、前記同期型メインメモリからクロックに同期して順次デ
ータを読み出す読み出し手段と、データの演算を行う演算ユニットと、前記読み出されたデータを直接前記演算ユニットに供給
する供給手段と、前記演算ユニットの出力を前記キャッシュメモリに書き
込む書込み手段と、前記パイプライン制御の制御信号を計算機各部へ供給す
るパイプライン制御手段と、を備えたことを特徴とするキャッシュメモリを備えた計
算機。
【請求項２】前記同期型メインメモリは同期型ダイナミ
ックＲＡＭからなる少なくとも２個のバンクを有し、前
記読み出し手段は、前記２個のバンクから２つのデータ
を同時に読み出し、前記供給手段は該２つのデータを同
時に前記演算ユニットに転送する第１および第２のパス
を有することを特徴とする請求項１記載のキャッシュメ
モリを備えた計算機。
【請求項３】前記クロックに同期して、前記同期型メイ
ンメモリから前記演算ユニットの処理速度に対応する速
度でデータが順次読みだされ、前記演算ユニットの演算
結果が前記キャッシュメモリに順次書き込まれることを
特徴とする請求項１または２記載のキャッシュメモリを
備えた計算機。
【請求項４】前記同期型メインメモリに格納されたベク
トルデータに順次演算を施し、該演算結果を前記キャッ
シュメモリに書き込むベクトル演算命令を有することを
特徴とする請求項２記載のキャッシュメモリを備えた計
算機。
【請求項５】前記ベクトル演算命令において、前記演算
結果のキャッシュメモリへの格納先を指定し、該ベクト
ル演算命令の最初の動作で前記同期型メインメモリ内の
演算対象となるデータを読み出して前記キャッシュメモ
リの格納先に予め格納することを特徴とする請求項４記
載のキャッシュメモリを備えた計算機。
【請求項６】前記ベクトル演算命令において、前記演算
結果のキャッシュメモリへの格納先を指定せず、該ベク
トル演算命令の最初の動作で前記キャッシュメモリをパ
ージし、前記書込み手段は前記演算結果を前記キャッシ
ュメモリの予め定められたアドレスから順次書き込むこ
とを特徴とする請求項４記載のキャッシュメモリを備え
た計算機。
【請求項７】前記予め定められたアドレスから順次書き
込まれた前記キャッシュメモリの内容を、前記同期型メ
インメモリの指定したアドレス以降に書き込む命令をさ
らに有することを特徴とする請求項６記載のキャッシュ
メモリを備えた計算機。
【請求項８】前記同期型メインメモリの少なくとも一部
を画像表示用メモリ空間として用い、該画像表示用メモ
リ空間から読み出したデータに対して前記命令を実行す
ることを特徴とする請求項５、６または７記載のキャッ
シュメモリを備えた計算機。
【請求項９】前記演算ユニットは、整数系演算ユニット
および浮動小数点演算ユニットを有し、前記供給手段
は、前記制御手段の制御に応じて前記同期型メインメモ
リの読み出しデータを両演算ユニットのいずれかに選択
的に供給する読み出しデータ制御手段を有することを特
徴とする請求項１または２記載のキャッシュメモリを備
えた計算機。
【請求項１０】前記同期型メインメモリから読み出すべ
き２つのデータが同一のバンクに属することを検知する
手段と、該検知結果に応じて前記２つのデータが別々の
バンクに属するように一方のバンクに格納されたデータ
を他方のバンクに移動させる手段を備えたことを特徴と
する請求項２記載のキャッシュメモリを備えた計算機。
【請求項１１】前記演算ユニットにおいてデータの累積
加算を行う命令を有することを特徴とする請求項１記載
のキャッシュメモリを備えた計算機。