JP2531648B2 - メモリ装置 - Google Patents

メモリ装置

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JP2531648B2
JP2531648B2 JP61273099A JP27309986A JP2531648B2 JP 2531648 B2 JP2531648 B2 JP 2531648B2 JP 61273099 A JP61273099 A JP 61273099A JP 27309986 A JP27309986 A JP 27309986A JP 2531648 B2 JP2531648 B2 JP 2531648B2
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    • G—PHYSICS
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    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は所与の１サイクル内で複数のアドレスからデ
ータを読出したりそこに書込んだりするマルチポート・
ランダム・アクセス・メモリ装置に関するものである。
B.従来技術 高度な計算用のコンピュータでは、メモリは処理の帯
域幅に一致する帯域幅でメモリからデータを読出したり
そこに書込んだりする機能を備えていなければならな
い。従来技術における処理帯域幅を一致させるための１
つの手法はキャッシュ・コンセプトを採用することであ
る。即ちプロセッサが現在活動状態のデータに速くアク
セスできるように作業用データ・セットを高速メモリに
収納している。
大規模な科学計算、特にパイプライン技術を用いたも
のでは（例えば「コンピュータ・アーキテクチャ入門
（Introduction to Computer Architecture）」、第２
版、H.ストーン（Stone）編集、サイエンス・リサーチ
・アソシエイツ、シカゴ（Seience Research Associate
s,Chicago）、1980年、の第９章のT.C.チエン（Chen）
の総説を参照）、高速キャッシュでさえ限界まで酷使さ
れる。例えば３アドレス浮動小数点コードを扱う場合を
考えてみる。
A op B＝Ｃ ただしＡ及びＢはオペランドのアドレスであり、Ｃは
オペランドＡとＢについての演算opの結果である。演算
がｎ個のステージを用いてパイプライン方式で行なわれ
る場合は、各マシン・サイクルで計算が定常状態に達す
ると、２つのオペランドが計算パイプに入り、一方ｎサ
イクル前に開始された演算の結果を持つ第３のオペラン
ドが記憶される。全体として１サイクル当り３メモリ動
作が要求される。
プロセッサの性能が向上してサイクル・タイムがます
ます短くなってくるにつれて、３メモリ動作に必要な時
間がより高速のプロセッサを作成するためのネックにな
る。
従来のパイプライン式ベクトル方式は非常に高速のメ
モリを使用し又はメモリ・サイズとアドレス指定の自由
度に対する強い拘束が必要である。例えばCRAY1は各々6
4ワードのベクトル・レジスタ８個、合計で512個の浮動
小数点ワードを使用し、各ベクトルが始めから使用され
連続して動作する。従ってCRAY1は比較的小さなメモリ
と融通性のないアドレス指定体系にならざるを得ない。
１サイクル当り３メモリ動作に要する時間を減少させ
るための従来技術の１つの手法は複製メモリ手法を使用
するものである。３つのアドレス計算のために従来の単
一メモリ・バンクを使用する場合、１サイクル当り合計
３単位の有効な作業のためメモリ・バンクは２回のフェ
ッチと１回の記憶を実行しなければならない。複製メモ
リ手法では、同一のメモリ・バンクを２個供給し、全て
を重複して各バンクに１コピーずつ記憶することによ
り、フェッチ帯域幅を軽減する。全てを重複して記憶す
るため、各バンクから１つのオペランドを並列的にフェ
ッチし、結果を両方のバンクに並列的に記憶することに
よって、フェッチ帯域幅が軽減される。かかるシステム
では、各バンクは各サイクルに３単位ではなく２単位の
作業、即ち１回のフェッチ及び１回の記憶を実行する。
即ち従来技術の複製メモリ手法は単一バンク・メモリよ
り1.5倍速いように見える。従って、従来技術の複製メ
モリ手法では、１命令サイクルが単一バンク・メモリの
３メモリ・アクセス・サイクルではなく２メモリ・アク
セス・サイクルをスクイズすることが必要である。
従来技術の単一バンク・メモリ及び複製メモリ手法
は、読出し動作と書込み動作の間でメモリに対するアク
セスが衝突する可能性があるため、性能が限定される。
従って、読出し動作を書込み動作から離れた時点で行な
われなければならない。
C.発明が解決しようとする問題点 本発明はメモリに対する読出しアクセスと書込みアク
セスの間で衝突が起こる可能性を克服しそれによってメ
モリ装置の性能を高めるマルチポート・メモリ装置を提
供するものである。
D.問題点を解決するための手段 本発明は１命令サイクル内で２個の読出しアドレス及
び１個の書込アドレスに応答して２個の読出しアドレス
から読出されたデータを供給し、且つ受け取ったデータ
を１個の書込みアドレスに書込むためのマルチポート・
メモリ装置である。メモリ装置は２個のメモリ・パンク
で構成されたグループを２個有し、各グループは２個の
読出しアドレスの一方及び１個の書込みアドレスに応答
して２個のグループの各々について２個のバンクの一方
から読出されたデータを２個の読出しアドレスの一方に
供給し、且つ受け取ったデータを２個のグループの内の
他方のバンク内の２個の書込みアドレスの各々に書込
む。２個のメモリ・バンクの２個のグループを制御する
ためのポインタ手段がメモリ・バンクに対する読出し及
び書込みアクセスを管理して、２個のバンクのうちの有
効データを持っている１つが読出しアドレスに応じて読
出され、また各サイクルでデータが他方のバンクに書込
まれるようにする。
ポインタ手段は衝突が防止されるようにメモリ・アク
セスを管理する。２個のグループの各々の中の一方のバ
ンクが読出しアドレスに応じてデータを供給するように
指示され、他方のバンクは１個の書込みアドレスに応じ
てデータを冗長に書込むのに利用でき、したがってメモ
リ・バンクの各グループは所与のアドレスに対しその２
個のメモリ・バンクのうちの少なくとも１つに有効デー
タを含むことになる。
E.実施例 図を参照しながら本発明の好ましい実施例の詳細な説
明を行なう。
E1.概説 本発明では、幅ｄのデータ項目を記憶するための記憶
場所をＭ個有し、１サイクル内に２個の読出し動作と１
個の書込み動作を実行でき、サイクル・タイムがｔであ
るパイプライン式マルチポートRAM（ランダム・アクセ
ス・メモリ）を構築する方法が示される。
データ項目はサイクル・タイムがｔの通常のRAMのバ
ンクで構成される２個のグループに記憶される。各グル
ープはバンク０及びバンク１と呼ばれる２個のバンクを
有する。各バンクは幅ｄのデータ項目を記憶するための
記憶場所をＭ個有する。各グループはまたサイクル・タ
イムがt/2より長くないポインタRAMを有する。ポインタ
RAMは少なくともlog22の幅のデータ項目を記憶するため
の場所をＭ個有しており、１つのバンク・グループのポ
インタRAMの１つの記憶場所にそのグループの特定のバ
ンクを指すポインタを記憶できる。
次の特性が最初に確立され、マルチポートRAMの動作
中維持される。
データ項目ｌがマルチポートRAMの記憶場所１に記憶
される場合、各グループｇにおいてデータ項目ｌの有効
なコピーがバンクｂ（ｇ、１）の記憶場所１に記憶され
る。バンクｂ（ｇ、１）を指すポインタはグループｇは
ポインタRAMの場所１に記憶される。
E2.動作方法 第1A図乃至第1C図に、本発明のマルチポートRAMの動
作の一例を示す。読出しアドレス数は２であり、書込ア
ドレス数は１である。従って、２つのバンク・グルー
プ、即ちグループ０及びグループ１がある。各グループ
はバンク０及びバンク１と呼ばれる２つのバンクを有す
る。グループ０を指すポインタRAMをP0と呼び、グルー
プ１を指すポインタRAMをP1に呼ぶことにする。
第1A図に示すように、マルチポートRAMの記憶場所
５、６、７及び８の初期内容が値50、60、70及び80であ
ると仮定する。さらに、各グループのバンク０の記憶場
所５、６、７及び８は最初に有効データを有するものと
する。これが２つのポインタRAM P0及びP1の記憶場所
５、６、７及び８で値０によって反映されている。
次に、最初の動作が読出しアドレスａ（０）＝５、ａ
（１）＝６及び書込みアドレスｃ（０）＝７で実行され
るものとする。さらに、この動作で値100が記憶場所に
書込まれるものとする。
そうすると、記憶場所５に有効データを有するグルー
プ０内のバンクの指標ｂ（０、５）がポインタRAM P0内
の記憶場所５から読出しによってフェッチされる。同様
に、記憶場所６に有効データを有するグループ１内のバ
ンクの指標ｂ（１、６）がポインタRAM P1内の記憶場所
６から読出しによってフェッチされる。ｂ（０、５）＝
０なので、アドレスａ（０）＝５からの読出しデータは
グループ０のバンク０からフェッチされる。グループ０
のバンク０は読出しビジーなので、値100がグループ０
のバンク１のアドレス７に書込まれる（第1B図参照）。
従ってグループ０のバンク１は記憶場所７に有効データ
を有することになる。このことはポインタRAM P0の記憶
場所に値１を書込むことによって反映される。同様に、
ｂ（１、６）＝０なので、アドレスａ（１）＝６からの
読出しデータはグループ１のバンク０からフェッチされ
る。グループ１のバンク０は読出しビジーなので、値10
0がグループ１のバンク１のアドレス７にも書込まれ
る。従ってグループ１のバンク１は記憶場所７に有効デ
ータを有することになる。このことはポインタRAM P1の
記憶場所の値１を書込むことによって反映される。その
結果得られた状態を第1B図に示す。
次に、別の動作が読出しアドレスａ（０）＝７、ａ
（１）＝８及び書込みアドレスｃ（０）＝５で実行され
るものとする。さらに、この動作で値200が記憶場所５
に書込まれるものとする。
記憶場所７に有効データを有するグループ０内にバン
クの指標ｂ（０、７）がポインタRAM P0内の記憶場所７
から読出しによってフェッチされる。同様に、記憶場所
８に有効データを有するグループ１内のバンクの指標ｂ
（１、８）がポインタRAM P1内の記憶場所８から読出し
によってフェッチされる。ｂ（０、７）＝１なので、ア
ドレスａ（０）＝７からの読出しデータはグループ０の
パンク１からフェッチされる。グループ０のバンク１は
読出しビジーなので、値200がグループ０のバンク０の
アドレス５に書込まれる。従ってグループ０のバンク０
は記憶場所５に有効データを有することになる。このこ
とはポインタRAM P0の記憶場所５に値０を書込むことに
よって反映される（第1C図参照）。ｂ（１、８）＝０な
ので、アドレスａ（１）＝８からの読出しデータはグル
ープ１のバンク０からフェッチされる。グループ１のバ
ンク０は読出しビジーなので、値200がグループ１のバ
ンク１のアドレス５にも書込まれる。従ってグループ１
のバンク１は記憶場所５に有効データを有することにな
る。このことはポインタRAM P1の記憶場所５に値１を書
込むことによって反映される。この新しい状態を第1C図
に示す。
E3.実施形態 第2A図、第2B図、第2C図及び第2D図に２個の読出しア
ドレスによる読出し動作及び１個の書込アドレスによる
書込み動作を同時に実行できるマルチポートRAMメモリ
装置を示す。
第2A図、第2B図、第2C図及び第2D図に示すメモリ装置
は１命令サイクル内に第１アドレスａ（０）、第２アド
レスａ（１）及び第３アドレスｃ（０）に応答して第１
アドレス及び第２アドレスから読出されたデータを供給
し、受け取ったデータを第３アドレスに書込む。第１、
第２及び第３アドレスはそれぞれアドレス・レジスタ10
1、102及び105に供給される。第１アドレス及び第２ア
ドレスから読出されたデータはそれぞれの出力レジスタ
129及び149に供給にされる。第３アドレスに書込むため
受け取られるデータはレジスタ133で受け取られる。
装置10は第１グループ11、即ちそれぞれパターン０及
びバンク１と記した２つつのメモリ・バンク126及び132
からなるグループ０を含んでいる。第１グループ11はレ
ジスタ101からレジスタ121並びにマルチプレクサ124及
び130を介して２つのバンク126及び132の一方に移動さ
れる第１アドレスａ（０）に応答する。また、第１グル
ープ11はレジスタ123並びにマルチプレクサ124及び130
を介して２つのバンク126及び132の他方に移動される第
３アドレスｃ（０）に応答する。第１アドレスａ（０）
からのデータは２つのバンク126及び132の一方のデータ
出力ポート127又は135から供給される。データは次にマ
ルチプレクサ128を介して出力レジスタ129に供給され
る。
入力レジスタ133で受け取ったデータはドライバ136又
は134を介して２つのバンク126又は132のデータ・ポー
ト127又は135に供給される。一方のバンクのみが書込み
イネーブルにされる。書込みイネーブルにされたバンク
に第３アドレスｃ（０）が供給されたデータが書込まれ
る。従って、所与の１メモリ・アクセス・サイクル中に
２つのバンクの一方からデータが読出され、他方にデー
タが書込まれる。
装置はさらに、第２グループ12、即ちそれぞれバンク
０及びバンク１と記した２つのメモリ・バンク146及び1
52からなるグループ１を含んでいる。２つのメモリ・バ
ンク146及び152からなる第２グループ12は第１グループ
１即ちグループ０と同じ構成である。ただしレジスタ12
2を介して移動される第２アドレスａ（１）がレジスタ1
03からの第３アドレスｃ（０）と共にマルチプレクサ14
4及び150に供給される。第２グループは２つのバンクの
一方から読出されたデータをデータ・ポート147又は155
及びマルチプレクサ148を介して出力レジスタ149に供給
する。他方のバンクはレジスタ133から受け取ったデー
タをドライバ156又は154を介して第３アドレスｃ（０）
に書込む。
２つのバンクの内の有効データを含むバンクが読出し
アドレスａ（０）又はａ（１）に応じて読出され、レジ
スタ133を介して受け取られたデータが他方のバンクに
書込まれるように第１グループ11及び第２グループ12を
制御するためのポインタ手段が装置10に関連づけられて
いる。
ポインタ手段はそれぞれ第１及び第２グループ内の第
１及び第２アドレスに有効データを含むバンクを指すポ
インタを記憶するための手段13及び14を含むんでいる。
手段13はマルチプレクサ104を介してレジスタ101からの
第１アドレスａ（０）に応答してデータ出力レジスタ10
8にポインタを供給する。ポインタはRAM107に記憶さ
れ、アドレス・ポート106を介してアクセスされる。ま
た、手段13はマルチプレクサ104を介してレジスタ103内
の第３アドレスｃ（０）に応答してデータ入力ポート11
2で受け取られたデータをポート106内のアドレスでRAM1
07に書込む。第２グループ12に関連づけられた手段14は
第１アドレスではなくレジスタ102からの第２アドレス
ａ（１）に応答する点以外は同様な構成である。
さらに、第１グループ内の有効データを含むバンクに
第１アドレスａ（０）を供給し、他方のバンクに第３ア
ドレスを供給する第１手段15が第１グループ11に対する
ポインタ手段は含まれている。第１手段15は第１アドレ
スａ（０）に対応するポインタRAM107のデータ出力ポー
トで供給されたポインタをラッチするフリップフロップ
109を含んでいる。ポインタは真の出力110及び補数出力
111を供給するフリップフロップ109中に維持される。真
の出力110及び補数出力111は第１グループに供給され、
その結果、マルチプレクサ124及び130は有効データを有
する一方のバンクに第１アドレスを供給し、一方、他方
のバンクは書込みイネーブルにされる。また、補数出力
111はポインタRAM107のデータ入力ポート112に供給さ
れ、その結果第３アドレスｃ（０）の有効データが他方
のバンクに記憶されていることを示すポインタがポイン
タRAM107に書込まれる。
第２グループはまた第２グループ12内の有効データを
含むバンクに第２アドレスａ（１）を供給し、第２グル
ープ12内の他方のバンクに第３アドレスを供給するため
の第２手段16を含んでいる。これは第１グループについ
て上述したのと同じ構成である。
第2A図乃至第2D図に示す装置10の動作について以下に
詳しく説明する。
読出しアドレスａ（０）及びａ（１）がレジスタ101
及び102にロードされる。書込みアドレスｃ（０）がレ
ジスタ103にロードされる。
レジスタ101からのアドレスａ（０）をマルチプレク
サ104を介してバンク０のポインタRAM107のアドレス・
ポート106に送ることにより、ポインタ値ｂ（０、ａ
（０））がフェッチされる。RAM107は読出しを実行し、
その結果がポインタRAM107のデータ出力ポート108から
フリップフロップ109にロードされる。フリップフロッ
プ109の非反転出力110は読出し動作を実行するグループ
０のバンクの指標を与える。フリップフロップ109の反
転出力111は書込み動作を実行するグループ０のバンク
の指標及びRAM107のデータ入力ポート112に送られるｂ
（０、ｃ（０））の新しい値を与える。
ポインタｂ（０、ａ（０））がフェッチされた後、レ
ジスタ103からのアドレスｃ（０）をマルチプレクサ104
を介してポインタRAM107のアドレス・ポート106に送
り、ポインタRAM107に読出し動作を実行させることによ
り、新しい値ｂ（０、ｃ（０））がRAM107に記憶され
る。
同様に、レジスタ102からのアドレスａ（１）をマル
チプレクサ113を介してバンク１のポインタRAM115のア
ドレス・ポート114に送ることによりポインタ値ｂ
（１、ａ（１））がフェッチされる。RAM115は読出しを
実行し、その結果がポインタRAM115のデータ出力ポート
116からフリップフロップ117にロードされる。フリップ
フロップ117の非反転出力118は読出し動作を実行するグ
ループ１のバンクの指標を与える。フリップフロップ11
7の反転出力119は書込み動作を実行するグループ１のバ
ンクの指標及びRAM115のデータ入力ポート120に送られ
るｂ（１、ｃ（０））の新しい値を与える。
ポインタｂ（１、ａ（１））がフェッチされた後、レ
ジスタ103からのアドレスｃ（０）をマルチプレクサ113
を介してバンク１のポインタRAM115のアドレス・ポート
114に送り、ポインタRAM115に読出し動作を実行させる
ことにより新しいポインタ値ｂ（１、ｃ（０））がRAM1
15に記憶される。
ポインタ値ｂ（０、ａ（０））及びｂ（１、ａ
（１））がフリップフロップ108及び117にロードされる
とき、アドレスａ（０）の値がレジスタ101からパイプ
ライン式にレジスタ121に送られ、アドレスａ（１）の
値がレジスタ102からパイプライン式にレジスタ122に送
られ、さらにアドレスｃ（０）の値がレジスタ103から
パイプライン式にレジスタ123に送られる。
ｂ（０、ａ（０））＝０の場合は、レジスタ121内の
パイプライン式に送られてきた読出しアドレスａ′
（０）がマルチプレクサ124を介してグループ０のバン
ク０であるメモリ・バンク126のアドレス・ポート125に
送られる。メモリ・バンク126は読出し動作を実行す
る。その結果がメモリ・バンク126のデータ・ポート127
からマルチプレクサ128を介してグループ０のデータ出
力レジスタ129に送られる。ｂ（０、ａ（０））＝０の
場合もレジスタ123内のパイプライン式に送られてきた
書込みアドレスｃ′（０）がマルチプレクサ130を介し
てグループ０のバンク１であるメモリ・バンクのアドレ
ス・ポート131に送られる。マルチポートRAMに書込まれ
るデータは入力レジスタ133からドライバ134を介してメ
モリ・バンク152のデータ・ポート135に送られる。メモ
リ・バンク132は書込み動作を実行する。
ｂ（０、ａ（０））＝１の場合は、レジスタ121内の
パイプライン式に送られてきた読出しアドレスａ′
（０）がマルチプレクサ130を介してメモリ・バンク132
のアドレス・ポート131に送られる。メモリ・バンク132
は読出し動作を実行する。その結果がメモリ・バンク15
2のデータ・ポート135からマルチプレクサ128を介して
グループ０のデータ出力レジスタ129に送られる。ｂ
（０、ａ（０））＝１の場合もレジスタ123内のパイプ
ライン式に送られてきた書込みアドレスｃ′（０）がマ
ルチプレクサ124を介してメモリ・バンク126のアドレス
・ポート125に送られる。マルチポートRAMに書込まれる
データはデータ入力レジスタ133からドライバ136を介し
てメモリ・バンク126のデータ・ポート127に送られる。
メモリ・バンク126は書込み動作を実行する。
マルチプレクサ124、130及び128の選択線、メモリ・
バンク126及び132の（アクティブ・ロー）書込み信号な
らびにドライバ134及び136の（アクティブ・ロー）出力
イネーブル信号はフリップフロップ109の非反転出力110
及び反転出力111によって直接制御される。
同様に、ｂ（１、ａ（０））＝０の場合、レジスタ12
2内のパイプライン式に送られてきた読出しアドレス
ａ′（１）がマルチプレクサ144を介してグループ１の
バンク０であるメモリ・バンク146のアドレス・ポート1
45に送られる。メモリ・バンク146は読出し動作を実行
する。その結果がメモリ・バンク146のデータ・ポート1
47からマルチプレクサ148を介してグループ１のデータ
出力レジスタ149に送られる。ｂ（１、ａ（０））＝０
の場合もレジスタ123内のパイプライン式に送られてき
た書込みアドレスｃ′（０）がマルチプレクサ150を介
してグループ１のバンク１であるメモリ・バンク152の
アドレス・ポート151に送られる。マルチポートRAMに書
込まれるデータはデータ入力レジスタ133からドライバ1
54を介してメモリ・バンク152のデータ・ポート155に送
られる。メモリ・バンク152は書込み動作を実行する。
ｂ（１、ａ（１））＝１の場合、レジスタ122内のパ
イプライン式に送られてきた読出しアドレスａ′（１）
がマルチプレクサ150を介してメモリ・バンク152のアド
レス・ポート151に送られる。メモリ・バンク152は読出
し動作を実行する。その結果がメモリ・バンク152のデ
ータ・ポート155からマルチプレクサ148を介してグルー
プ０のデータ出力レジスタ149に送られる。ｂ（１、ａ
（１））＝１の場合も、レジスタ123内のパイプライン
式に送られてきた書込みアドレスｃ′（０）がマルチプ
レクサ144を介してメモリ・バンク146のアドレス・ポー
ト145に送られる。マルチポートRAMに書込まれるデータ
がデータ入力レジスタ133からドライバ156を介してメモ
リ・バンク146のデータ・ポート147に送られる。メモリ
・バンク146は書込み動作を実行する。
マルチプレクサ144、150及び148の選択線、メモリ・
バンク146及び152の（アクティブ・ロー）書込み信号な
らびにドライバ154及び156の（アクティブ・ロー）出力
イネーブル信号はフリップフロップ117の非反転出力118
と反転出力119によって直接制御される。
第３図は第1A図乃至第1C図に示した動作が実行される
ときの第2A図乃至第2D図の装置についての自明なタイミ
ング・ダイヤグラムを示したものである。
表１に第２図の装置を作るために使用できる広く市販
されている構成要素のリストを示す。これらの構成要素
を使って１サイクルに２回の読出しと１回の書込みが実
行できる、記憶装置2K、サイクル・タイムが約100ミリ
秒の３ポートRAMを構築することができる。これは現在
入手可能な最高速の浮動小数点ALUと乗算器チップ内100
ミリ秒というサイクル・タイムに一致する。
表 １ レジスタ 101、102、103、 F374 121、122、123 129、149、133 マルチプレクサ 104、113、124、 F157 130、144、150 128、148 ドライバ 136、134、156、 F244 154 ポインタRAM 107、115 Am93425A バンクRAM 126、132、146、 Am9128−10 フリップフロップ 109、117 F74 F.発明の効果 本発明によれば、特定のメモリ・アクセス・サイクル
中に複数の読出し及び書込みを実行するためのアクセス
の衝突が全くないことは明らかである。ポインタRAMは
非常に速く動作させることができ、ポインタRAMの動作
はメモリ・バンクの動作と時間内にオーバーラップさせ
ることができる。それにより、装置は実質的にメモリ・
バンクのサイクル・タイム中に複数の読出し及び書込み
作業を実行し、従来技術よりも大きな性能上の利点をも
たらす。
【図面の簡単な説明】
第1A図、第1B図及び第1C図は本発明の動作の原理を図示
したチャートである。 第2A図、第2B図、第2C図及び第2D図は全体で本発明の良
好な実施例のダイアグラムを構成する。第２図は第2A
図、第2B図、第2C図及び第2D図の組み合わせを示す図で
ある 第３図は第1A図乃至第1C図を参照しながら説明した例を
実行中の第2A図、第2B図、第2C図及び第2D図の装置の動
作を示すタイミング・チャートである。 11……メモリ・バンクの第１グループ、112……メモリ
・バンクの第２グループ、13、14……ポインタ手段、12
6、132、146、152……メモリ・バンク。
フロントページの続き (72)発明者 テイエン・チ・チエン アメリカ合衆国カリフオルニア州サンノ ゼ、タム・オーシヤンター・ドライブ 6566番地 (72)発明者 ウオルフガング・ヤコブ・ポール アメリカ合衆国カリフオルニア州サンノ ゼ、ロス・ピノス・ウエイ483番地 (56)参考文献 特開 昭54−81045（ＪＰ，Ａ) 特開 昭51−29846（ＪＰ，Ａ) 特開 昭59−36388（ＪＰ，Ａ) 特開 昭60−146342（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】１命令サイクル内にそれぞれのレジスタか
    ら供給される第１アドレス、第２アドレス及び第３アド
    レスに応答して前記第１アドレス及び第２アドレスから
    読出したデータを出力レジスタに供給し、入力レジスタ
    から受け取ったデータを前記第３アドレスに書込むメモ
    リ装置であって、 ２個のメモリ・バンクを有する第１メモリ・バンク・グ
    ループであって、前記命令サイクル内の所定の時刻に前
    記第１アドレス及び前記第３アドレスに応答して前記第
    １アドレスから読出しデータを前記第１メモリ・バンク
    ・グループの２個のメモリ・バンクの一方へ供給し且つ
    受け取ったデータを前記第１メモリ・バンク・グループ
    の他方のメモリ・バンクの前記第３アドレスに書込む第
    １メモリ・バンク・グループと、 ２個のメモリ・バンクを有する第２メモリ・バンク・グ
    ループであって、前記所定の時刻に前記第２アドレス及
    び前記第３アドレスに応答して前記第２アドレスから読
    出したデータを前記第２メモリ・バンク・グループの２
    個のメモリ・バンクの一方に供給し且つ受け取ったデー
    タを前記第２メモリ・バンク・グループの他方のメモリ
    ・バンクの前記第３アドレスに書込む第２メモリ・バン
    ク・グループと、 各命令サイクルで、前記第１メモリ・バンク・グループ
    及び前記第２メモリ・バンク・グループの内の有効デー
    タを含んでいるメモリ・バンク・グループ内の２個のメ
    モリ・バンクの一方が読出され、一方前記有効データを
    含んでいるメモリ・バンク・グループの他方のメモリ・
    バンクにデータが書込まれるように前記第１メモリ・バ
    ンク・グループ及び前記第２メモリ・バンク・グループ
    の各２個のメモリ・データ・バンクを制御するため前記
    第１メモリ・バンク・グループ及び前記第２メモリ・バ
    ンク・グループの各々に設けられたポインタ手段と、 を具備し、 前記ポインタ手段は、 前記第１メモリ・バンク・グループ及び前記第２メモリ
    ・バンク・グループ内の有効データを含んでいるメモリ
    ・バンクを指すポインタを記憶する記憶手段と、 前記記憶手段に記憶されたポインタに応答して前記第１
    アドレスを前記第１メモリ・バンク・グループ内の有効
    データを含んでいるメモリ・バンクに供給し、前記第３
    アドレスを前記第１メモリ・バンク・グループの他方の
    メモリ・バンクに供給する第１手段と、 前記記憶手段に記憶されたポインタに応答して前記第２
    アドレスを前記第２メモリ・バンク・グループ内の有効
    データを含んでいるメモリ・バンクに供給し、前記第３
    アドレスを前記第２メモリ・バンク・グループの他方の
    メモリ・バンクに供給する第２手段と、 前記命令サイクル内の前記第１アドレス、前記第２アド
    レス及び前記第３アドレスに応答して前記ポインタ記憶
    手段から、前記第１メモリ・バンク・グループ及び前記
    第２メモリ・バンク・グループ内の前記第１アドレス及
    び前記第２アドレスにそれぞれ有効データを含んでいる
    メモリ・バンクを指す、前記第１アドレス及び前記第１
    メモリ・バンク・アドレスに関する第１ポインタ及び前
    記第２アドレス及び前記第２メモリ・バンク・グループ
    に関する第２ポインタを読出し、前記ポインタ記憶手段
    に前記第１メモリ・バンク・グループ及び前記第２メモ
    リ・バンク・グループ内の前記第３アドレスに関する他
    方のメモリ・バンクそれぞれを指す第１ポインタ及び第
    ２ポインタを書込む書込み手段と を含むことを特徴とするメモリ装置。
JP61273099A 1985-12-20 1986-11-18 メモリ装置 Expired - Lifetime JP2531648B2 (ja)

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US06/811,624 US4766535A (en) 1985-12-20 1985-12-20 High-performance multiple port memory
US811624 1985-12-20

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JPS62147546A JPS62147546A (ja) 1987-07-01
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US4766535A (en) 1988-08-23
JPS62147546A (ja) 1987-07-01

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