JPS62147546A - マルチ・ポ−ト・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、特定の命令サイクル内の幾つかのアドレスか
らデータを読み出したシ、そこに書き込んだシするマル
チポート・ランダム・アクセス・メモリ装置に関するも
のである。

Ｂ、従来技術 高度な計算用のコンピュータでは、メモリは、処理の帯
域幅に一致する帯域幅でメモリからデータを読み出した
り、そこに書き込んだシする機能を備えていなければな
らない。従来技術における処理帯域幅を一致させるため
の１つの手法は、キャッシュ・コンヒブトを採用するこ
とである。すなわち、高速メモリを使って、プロセッサ
が現在活動状態のデータに速くアクセスできるように、
実行データ・セットを含めている。

大規模な科学計算、特にパイプライン技術を用いたもの
では（例えば、「コンピュータ・アーキテクチャ入門（
Ｉｎｔｒｏｄｕｃｔｉｏｎ　　ｔｏ　Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ　）　Ｊ、第２版、Ｈ，スト
ーン（Ｓｔｏｎｅ　）編集、サイエンス・リサーチ・ア
ソシエイツ、シカゴ（５ｃｉｅｎｃｅ　　Ｒｅ５ｅａｒ
ｃｈＡｓｓｏｃｉａｔｅｓ、Ｃｈｉｃａｇｏ　）、１９
８０年、の第９章のＴ、　Ｃ，チェノ（Ｃｈｅｎ　）の
総説を参照）、高速キャラツユでさえ限界まで酷使され
る。例えば、３アドレス浮動小数点コードを扱う場合を
考えてみる。

ＡｏｐＢ＝Ｃ ただし、Ａ及びＢはオペランドのアドレスであシ、Ｃは
オペランドＡとＢについての演算ｏｐの結果である。演
算がｎ個のステージを用いてパイプライン方式で行なわ
れる場合は、各マシン・サイクルで計算が定常状態に達
するとき、２つのオペランドが計算パイプに入シ、その
間友、ｎサイクル前に開始された演算の結果を運ぶ第３
のオペランドが記憶される。要求全体は、１サイクル当
９３つの操作である。

プロセッサの性能が向上してサイクル・タイムがますま
す短くなってくるにつれて、３メモリ操作に必要な時間
が、よシ高速のプロセッサを作成するためのネックにな
る。

従来のパイプライン式「ベクトル」方式は、非常に高速
のメモリを使用し、またはメモリ・サイズとアドレス指
定の自由度に対する強い拘束が必要である。例えば、Ｃ
ＲＡＹｌは各々６４ワードのベクトル・レジスタ８個、
合計で５１２個の浮動小数点ワードを使用し、各ベクト
ルは始めから使用され、連続して動く。従ってＣＲＡＹ
　　１は、比較的小さなメモリと融通性のないアドレス
指定体系にならざるを得ない。

１サイクル当り３つのメモリ操作に要する時間量を減少
させるための、従来技術の１つの手法は、複製メモリ手
法を使用するものである。３つのアドレス計算のために
従来の単一メモリ・バンクを使用する場合、１サイクル
当シ合計３単位の有効な作業のため、メモリ・バンクは
２回の取出しと１回の記憶を実行しなければならない。

複製メモリ手法では、同一のメモリ・バンクを２つ供給
し、何でも重複して、各バンクにコピー１部ずつ記憶し
、取出し帯域幅を軽減する。何でも重複して記憶するた
め、各バンクから１つのオペランドを並行して取り出し
、結果を両方のバンクに並行して記憶することによって
、取出し帯域幅が軽減される。かかるシステム中の各バ
ンクは、３単位ではなく２単位の作業、すなわち、各サ
イクルで１回の取出しと１回の記憶を実行する。すなわ
ち、従来技術の複製メモリ手法は、岸−バンク・メモリ
よ９１．５倍速いように見える。従って、従来技術の複
製メモリ手法では、１つの命令サイクルが、即−バンク
・メモリ３つではなく２つのメモリ・アクセス・サイク
ルをスクイズすることが必要である。

読出し動作と書込み動作の間でメモリに対するアクセス
が衝突する可相性があるため、従来技術の単一バンク・
メモリ及び複製メモリ手法は、共に性能が限定づれてい
る。従って、読出し動作を書込み動作から離れた時点で
行なわれなければならない。

Ｃ９発明が解決しようとする問題点 本発明は、メモリに対する読出しアクセスと書込みアク
セスの間で衝突が起こる可能性を克服し、それによって
メモリ装置の性能を高めるマルチポート・メモリ装置を
提供するものである。

Ｄ１問題点を解決するだめの手段 本発明は、１つの命令サイクル内でｒ＋ｗ個のアドレス
に応答して、ｒ個の読出しアドレスから読み出されたデ
ータを供給し、受け取ったデータをＷ個の書込みアドレ
スに書き込むだめのマルチポート・メモリ装置である。

メモリ装置は、ｗ＋１個のメモリ・バンクのグルー１１
個から成シ、各グループはｒ個の読出しアドレスのうち
の１つとＷ個の書込みアドレスの全てに応答して、ｒ個
のグループのうちの１つ中のｗ　＋　１個のバンクの１
つから読み出されたデータをｒ個の読出しアドレスの各
々に供給し、受け取ったデータをｒ個のグループ中のｗ
千１個のうち別の１つのバンクのＷ個の書込みアドレス
の各々に書き込む。ｗ＋１個のメモリ・バンクのグルー
１１個を制御するためのボイ／り手段が、メモリ・バン
クに対中る読出し及び書込みアクセスを管理して、有効
データを得るｗ＋１個のバンクのうちの１つが読出しア
ドレスに応じて読み出され、また各サイクルでデータが
他のバンクに書き込まれるようにする。

ポインタ手段は、衝突が防止されるようにメモリ・アク
セスを管理する。ｒ個のグループの各々の中の１つのバ
ンクは、読出しアドレスに応じてデータを供給するよう
に指示されており、残りのｗｆ固のバンクはＷｆ固の書
込みアドレスに応じてデータを冗長に書き込むのに利用
でき、しだがって、メモリ・バンクの各グループは、所
与のアドレスに対してそのｗ＋ｉ個のメモリ・バンクの
うちの少なくとも１つに有効データを含むことになる。

Ｅ、実施例 図を参照しながら、本発明の好ましい実施例の詳細な説
明を行なう。

Ｅ　１．　　概説 本発明では、幅ｄのデータ項目を記憶するだめの記憶場
所をＭ個有し、１サイクル内にｒ個の読出し動作とＷ個
の書込み動作を実行でき、′　サイクル・タイムがｔで
ある、パイプライン式％式％ モリ）を作る方法が示される。

データ項目は、サイクル・タイムがｔの通常のＲＡＭの
バンクのグルー１１個に記憶される。

各グループは、そのグループのバンク０．・・・・、バ
ンクＷと呼ばれる：、　ｗ　＋　１個のバンクを含んで
いる。各バンクは、幅ｄのデータ項目を記憶するだめの
記憶場所Ｍ個を有する。

各グループはまた、サイクル・タイムがｔｌ（ｗ＋１）
に等しいかまたはそれ以下のポインタＲＡＭを有する。

ポインタＲＡＭは、少なくとも（ｌｏｇ２（Ｗ＋　１　
））の幅のデータ項目を記憶するだめの場所をＭ個有し
ており、１つのバンク・グループのポインタＲＡＭの１
つの記憶場所・テ、そのグループの特定のバンクを指す
ポインタを記憶できる。

次の特性が最初に確立され、マルチポートＲＡＭの動作
中維持される。

データ■がマルチポートＲＡＭの記憶場所１に記憶され
る場合、各グループｇ中にバンクｂ（ｇ、１）があシ、
データ項目■の有効なコピーがバンクｂ（ｇ、１）の記
憶場所１に記憶される。バンクｂ（ｇ＋１）を指すポイ
ンタは、グループｇのポインタＲＡＭの場所１に記憶さ
れる。

読出しアドレスａ（０）、・・・、ａ（ｒ−１）と書込
みアドレスｃ（Ｄ）、・・・・、ｃ（ｗ＋１）を有する
マルチポートＲＡＭの動作は、次のように実行される。

各グループｇについて、グループｇのポインタＲＡＭ内
のポインタが指示するバンクｂの記憶場所ａ（ｇ）から
値ｂ（ｇ＋　　ａ（ｇ））が取り出される。これは時間
ｔ／（ｗ＋１）を要する。同時に、書込み衝突（書込み
アドレスのうちの２つが等しいこと）が発見される可能
性がある。

各グループｇについて、グループｇのバンクｂ（ｇ％　
ａ（ｇ））の記憶場所ａ（ｇ）の内容が取シ出される。

これはＬまたはそれ以下の時間を要し、各グループの１
つのバンクを読出しのため使用中に保つ。

各グループｇについて、読出しのため使用中でないｇ中
のＷ個のバンクｂが、７回の書込み動作のうちの１回を
実行する。これを行なうだめの１つの方法は、ｂがｂ（
ｇ％　ａ（ｇ））より小さい場合は場所ｃ（ｂ）への書
込み動作をバンクｂで実行し、ｂが（ｇ、ａ（ｇ）より
大きい場合はｃ（ｂ−１）への書込み動作をバンクｂで
実行することである。この場合、各グループ内で、各書
込みアドレスｃ（ｉ）を２つのメモリ・バンク、すなわ
ち・（ンク］及びｉ＋１のみに送られなければならない
。

各グループｇについて、記憶場所ｃ（ｂ）への書込み動
作を実行するグルシー１ｇ内のノ（ンクの指標すが、グ
ループｇのポインタＲＡＭの記憶場所ａ（ｂ）に記憶き
れる。これは、各書込みアドレスについて順次行なわれ
、時間ｗｔ　／（ｗ＋１）Ｌかかからない。この後、次
のアドレスａ（１）、・・・・、ａ　（ｒ　−１）、Ｃ
（１）、・・・・、ｃ（ｗ−１）がすでに使用可能の場
合は、次の指標ｂ（ｇｓａ（ｇ））がすでに開始可能で
あり、バンクが前の動作を終了する間に、ノクンクのサ
イクル・タイムの最後の１／（Ｗ＋１）とオーバーラツ
プされる。

Ｆ、２．動作方法 第１Ａ図乃至第１Ｃ図に、本発明のマルチポー）ＲＡＭ
の動作の一例を示す。但し、ｒ＝２及びｗ＝１である。

従って、２つのノ（ンク・グループ、すなわち、グルー
プ０とグループ１がある。各グループは、バンク０及び
）（ンク１と呼ばれる２つのバンクを有する。グループ
０な指すポインタＲＡ　ＭをＰＯと呼び、グループ１を
指すポインタＲＡ　ＭをＰｌと呼ぶことにする。

第１Ａ図に示すように、マルチポートＲＡＭの記憶場所
５．６．７及び８の初期内容が、値５０．６０．７０及
び８０であると仮定する。

さらに、各グループのバンク０の記憶場所５．６．７．
８は最初に有効データを有し、そのことが２つのポイン
タＲＡＭ　　ＰＯｌＰｌの記憶場所５．　６．　７．　
８で値０によって反映されているものと仮定する。

次に、最初の動作がアドレスａ（０）＝５、ａ（１）＝
６及びｅ（０）＝７で実行されるものとする。さらに、
この動作で、値１００が記憶場所に書き込まれるものと
する。

そうすると、記憶場所５に有効データを有するグループ
Ｄ内のバンクの指標ｂ（０，５）が、ポインタＲＡＭ　
　ＰＯ内の記憶場所５から読出しによって取り出される
。同様に、記憶場所乙に有効データを有するグループ１
内のバンクの指標ｂ（１，６）が、ポインタＲＡＭ　　
Ｐｌ内の記憶場所６から読出しによって取り出される。

ｂ（ｏ、５）＝０なので、アドレスａ（０）＝５からの
読出しデータは、グループ０のバンク０から取り出され
る。グループ０のバンク０シま読出しに使用中なので、
値１００がグループ０のバンク１のアドレス７に書き込
まれる。グループＤのバンク１はこのとき記憶場所に有
効データを有する。このことは、ポインタＲＡＭＰＯの
記憶場所に値１を書き込むことによって反映される（第
１Ｂ図参照）。

同様に、ｂ（１，６）＝０なので、アドレスａ（１）＝
６からの読出しデータは、グループ１のバンク０から取
り出される。グループ１のバンク０は読出しに使用中な
ので、値１００がグループ１のバンク１のアドレス７に
も書き込まれる。グループ１のバンク１はこのとき記憶
場所に有効データを有する。このことは、ポインタＲＡ
Ｍ　　Ｐｌの記憶場所に値１を書き込むことによって反
映される。その結果得られる状態を第１Ｂ図・寓示す。

次に、もう１つの動作が読出しアドレスａ（０）＝７、
ａ（２）＝８及び書込みアドレスＣ（０）＝５で実行さ
れるものとする。さらに、この動作で、値２００が記憶
場所５に書き込まれるものとする。

次に、記憶場所７に有効データを有するグループ０内に
バンクの指標ｂ（０，７）が、ポインタＲＡＭ　　ＰＯ
内の記憶場所７から読出しによって取シ出される。同様
に、記憶場所８に有効データを有するグループ１内のバ
ンクの指標ｂ（１，８）がポインタＲＡＭ　　Ｐｌ内の
記憶場所８から読出しによって取シ出される。ｂ（０，
７）＝１なので、アドレスａ　（０）　＝　７からの読
出しデータは、グループＯのバンク１から取シ出される
。グループ０のバンク１は、読出しに使用中なので、値
２００がグループ０のバンク０のアドレス５に書き込ま
れる。グループ０のバンク０は、このとき記憶場所５に
有効データを有する。このことは、ポインタＲＡＭＰＯ
の記憶場所５に値０を書き込むことによって反映される
（第１Ｃ図参照）。

ｂ（１，８）＝０なので、アドレスａ（１）＝８からの
読出しデータは、グループ１のバンク０から取り出され
る。グループ１のバンク０は読出しに使用中なので、値
２００がグループ１のバンク１のアドレス５にも書き込
まれる。

グループ１のバンク１は、このとき記憶場所５に有効デ
ータを有する。このことは、ポインタＲＡＭ　　Ｐｉの
記憶場所５に値１を書き込むことによって反映される。

この新しい状態を第１Ｃ図に示す。

Ｅ　３．　　実施形態 第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図に、ｒ＝２
の読出し動作とＷ＝１の書込み動作を同時に実行できる
、マルチポートＲ，ＡＭメモリ装置を示す。

第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図に示すメモ
リ装置は、命令サイクル内に第１アドレスａ　（０）、
第２アドレスａ（１）及び第３アドレスｃ（０）に応答
して、第１アドレス及び第２アドレスから読み出された
データを供給し、受け取ったデータを第３アドレスに書
き込む。第１、第２及び第３アドレスはそれぞれアドレ
ス・レジスタ１０１，１０２及び１０３に供給される。

第１アドレス及び第２アドレスから読み出されたデータ
は、それぞれの出力レジスタ１２９及び１４９に供給さ
れる。第３アドレスに書き込むため受け取られるデータ
は、レジスタ１３３内で受け取られる。

装置１０は、第１グループ１１、すなわち、それぞれバ
ンク０及びバンク１と記した２つのメモリ・バンク１２
６．１３２からなるグループ０を含んでいる。第１グル
ープ１１は、レジスタ１０１からの第１アドレスａ（０
）に応答して、それをレジスタ１２１、マルチプレクサ
１２４及び１５０を介して２つのバンク１２６．１３２
の一方に移動させる。また、第１グループ１１は、第３
アドレスＣ（０）に応答して。

レジスタ１２３、マルチプレクサ１２４及び１３０を介
して２つのバンク１２６．１３２のもう一方に移動させ
る。第１アドレスａ（０）からのデータは、２つのバン
ク１２６．１′５２の一方のデータ出力ポート１２７、
ｉ３５から供給される。データは、次にマルチプレクサ
１２８を介して、出力レジスタ１２９に供給される。

入力レジスタ１３３で受け取ったデータは、ドライバ１
３６または１３４を介して、２つのバンク１２６．１３
２のデータ・ポート１２７、□１３５に供給され、その
一方のみが書込み可能になる。書込み可能になったその
一方のバンクに第３アドレスｃ（Ｄ）が供給され、デー
タが書き込まれる。従って、特定のメモリ・アクセス・
サイクル中に、２つのバンクの一方からデータが読み出
され、他方にデータが書き込まれる。

装置はさらに、第２グループ１２．すなわち、それぞれ
バンクＯ及びバンク１記した２つのメモリ・バンク１４
６．１５２からなるグループ１を含んでいる。２つのメ
モリ・バンク１４６゜１５２からなる第２グループ１２
は、第１グループ１１、グループ０と同じ構成である。

ただし、レジスタ１２２を介して移動される第２アドレ
スａ（１）が、レジスタ１２３からの第３アドレスｃ（
０）と共にマルチプレクサ１４４．１５０に供給される
。第２グループは、２つのバンクの一方から読み出され
たデータを、データ・ポート１４７．１５５及びマルチ
プレクサ１４８を介して、出力レジスタ１４９に供給す
る。もう一方のバンクは、レジスタ１３３から受け取っ
たデータを、ドライバ１５６または１５４を介して第３
アドレスｃ（０）に書き込む。

有効データを含む２つのバンクの一方が読出しアドレス
ａ（０）またはａ（１）に応じて読み出され、レジスタ
１３３を介して受け取られたデータがもう一方のバンク
に書き込まれるように第１グループ１１及び第２グルー
プ１２を制御するためのポインタ手段が、装置１ｏと関
連している。

ポインタ手段は、それぞれ第１及び第２グル−ブ内の第
１および第２アドレスに有効データを含むバンクを指す
ポインタを記憶するだめの手段１３．１４を含んでいる
。手段１３は、マルチプレクサ１０４を介してレジスタ
１０１からの第１アドレスａ（０）に応答して、データ
出力レジスタ１０８にポインタを供給する。ポインタは
、ＲＡＭＩＤ７に記憶され、アドレス・ポート１０６を
介してアクセスされる。また、手段１３は、マルチプレ
クサ１０４を介してレジスタ１０３内の第３アドレスＣ
（０）に応答して、データ入力ポート１１２で受け取ら
れたデータをポート１０６内のアドレスでＲＡＭ　１０
７に書き込む。第２グループ１２と関連する手段１４は
、第１アドレスではなくレジスタ１０２からの第２アド
レスａ（１）に応答する点以外は同様な装置を含んでい
る。

さらに、有効データを含む第１グループ内の一方のバン
クに第１アドレスａ（０）を供給し、もう一方のバンク
に第３アドレスを供給する第１手段１５が、第１グルー
プ１１に対するポインタ手段に含まれている。第１手段
１５は、第１アドレスａ（０）に対応するポインタＲＡ
Ｍ１０７のデータ出力ポートで供給されたポインタをラ
ッチする、フリップフロップ１９を含んでいる。ポイン
タは、真の出力１１０と補数出力１１１を供給するフリ
ップフロップ１０９中に維持される。真の出力１１０と
補数出力１１１は、第１グループに供給され、その結果
、マルチプレクサ１２４及び１６０は有効データを有す
る一方のバンクに第１アドレスを供給し、その間に、も
う一方のバンクは書込み動作可能になる。また、補数出
力１１１は、ポインタＲＡＭ１０７のデータ入力ポート
１１２に供給され、その結果、第３アドレスｃ（０）の
有効データがもう一方のバンクに記憶されていることを
示すポインタが、ポインタＲＡＭ１　ｐ　７に書き込ま
れる。

第２グループはまた、有効データを含む第２グループ１
２内の一方のバンクに第２アドレスａ（１）を供給し、
第２グループ１２内のもう一方のバンクに第３アドレス
を供給するだめの第２手段１６を含んでいる。これは、
第１グループについて上述したのと同じ構成である。

第２Ａ図及び第２Ｂ図に示す装置１０の動作について以
下に詳しく説明する。

読出しアドレスａ（０）及びａ（１）が、レジスタ１０
１及び１０２にロードされる。書込みアドレスｃ（０）
が、レジスタ１０３Ｋｅｌ−ドされる。

レジスタ１０１からのアドレスａ（Ｏ）を、マルチプレ
クサ１０４を介してバンク０のポインタＲＡＭ１０７の
アドレス・ポート１０６に送ることによシ、ポインタ値
ｂ（０、ａ（０））が取シ出される。ＲＡＭ１５７は読
出しを実行し、その結果がポインタＲＡＭ１０７のデー
タ出力ボート１０８からフリップフロップ１０９にロー
ドされる。フリップフロップ１０９の非反転出力１１０
は、読出し動作を実行するグループ０のバンクの指標を
与える。フリップフロップ１０９の反転出力１１１は、
書込み動作を実行するグループ０のバンクの指標と、Ｒ
ＡＭ１０７のデータ入力ポート１１２に送られるｂ（０
，ｃ（０））の新しい値を与える。

ポインタｂ（ｏ、ａ（Ｏ））が取）出された後、レジス
タ１０６からのアドレスＣ（０）をマルチプレクサ１０
４を介してポインタＲＡＭ１０７のアドレス・ポート１
０６に送シ、ポインタＲＡＭ１０７に読出し動作を実行
させることにより、新しい値ｂ（ｏ、ｃ（０））がＲＡ
Ｍ１０７に記憶される。

同様に、レジスタ１０２からのアドレスａ（１）をマル
チプレクサ１１３を介してバンク１のポインタＲＡＭ１
１５のアドレス・ポート１１４に送ることにより、ポイ
ンタ値ｂ（１，ａ（１））が取シ出される。ＲＡＭ１１
５は読出しを実行し、その結果がポインタＲＡＭ１１５
のデータ出力ボート１１６から７リツプフロツプ１１７
にロードされる。フリップフロップ１１７の非反転出力
１１８は、読出し動作を実行するグループ１のバンクの
指標を与える。フリツブフロップ１１７０反転出力１１
９は、書込み動作を実行するグループ１のバンクの指標
と、ＲＡＭ１１５のデータ入力ポート１２０に送られる
ｂ（１、ｃ（０））の新しい値を与える。

ポインタｂ（１，ａ（１））が取シ出された後、レジス
タ１０３からのアドレスＣ（０）をマルチプレクサ１１
３を介してバンク１のポインタＲＡＭ１１５のアドレス
・ポート１１４に送り、ポインタＲＡＭ１１５に読出し
動作を実行させることにより、新しいポインタ値ｂ（１
、ｅ（０））がＲＡＭＩ　１５に記憶される。

ポインタ値ｂ（Ｃ１，ａ（ｏ））及びｂ（１、ａ（１）
）がフリップフロップ１０８及び１１７にロードされる
とき、アドレスａ（０）の値がレジスタ１０１からパイ
プライン式にレジスタ１２１に送られ、アドレスａ（１
）の値がレジスタ１０２からパイプライン式にレジスタ
１２２に送られ、さらにアドレスＣ（０）の値がレジス
タ１０３からパイプライン式にレジスタ１２３に送られ
る。

ｂ（ｏ％　ａ（０））＝ｏの場合は、レジ亥り１２１内
のパイプライン式に送られてきた読出しアドレスａ’（
０）がマルチプレクサ１２４を介して、グループ０のバ
ンク０であるメモリ・バンク１２６のアドレス・ポート
１２５に送られる。メモリ・バンク１２６は読出し動作
を実行する。その結果が、メモリ・バンク１２６のデー
タ・ポート１２７からマルチプレクサ１２８を介してグ
ループ０のデータ出力レジスタ１２９に送られる。ｂ（
ｏ、ａ（０））＝ｏの場合も、レジスタ１２３内のパイ
プライン式に送られてきた書込みアドレスＣ’（０）が
、マルチプレクサ１３０を介して、グループ０のバンク
１であるメモリ・バンクのアドレス・ポート１５１に送
られる。マルチボードＲＡＭに書き込まれるデータは、
入力レジスタ１３３からドライバ１３４を介してメモリ
・バンク１３２のデータ・ポート１３５に送られる。メ
モリ・バンク１３２は、書込み動作を実行する。

ｂ（ｏ、ａ（Ｏ））＝１の場合は、レジスタ１２１内の
パイプライン式に送られてきた読出しアドレスａ’（０
）が、マルチプレクサ１３０を介してメモリ・バンク１
３２のアドレス・ポート１３１に送られる。メモリ・バ
ンク１３２は、読出し動作を実行する。その結果が、メ
モリ・バンク１３２のデータ・ポート１３５からマルチ
プレクサ１２８を介してグループ０のデータ出力レジス
タ１２９に送られる。ｂ（ｏ、ａ（０））＝１の場合も
、レジスタ１２３内のパイプライン式に送られてきた書
込みアドレスｅ’（０）がマルチプレクサ１２４を介し
てメモリ・バンク１２６のアドレス・ポート１２５に送
られる。マルチポートＲＡＭに書き込まれるデータは、
データ入力レジスタ１３３からドライバ１３６を介して
メモリ・バンク１２６のデータ・ポート１２７に送られ
る。メモリ・バンク１２６は、書込み動作を実行する。

マルチプレクサ１２４．１３６及ｒ′）：１２８の選択
線、メモリ・バンク１２６及び１３２の（アクティブ・
ロー）書込み信号ならびにドライバ１３４及び１３６の
（アクティブ・ロー）出カニネーブル信号は、フリップ
フロップ１０９の非反転出力１１０及び反転出力１１１
によって直接制御される。

同様に、ｂ（ｉ、ａ（Ｑ））＝Ｏの場合、レジスタ１２
２内のパイプライン式に送られてきた読出しアドレス＆
’　（１’）が、マルチプレクサ１４４を介してグルー
プ１のバンク０であるメモリ・バンク１４６のアドレス
・ポート１４５に送られる。メモリ・バンク１４６は、
読出し動作を実行する。その結果がメモリ・バンク１４
６のデータ・ポート１４７からマルチプレクサ１４８を
介してグループ１のデータ出力レジスタ１４９に送られ
る。ｂ（１、ａ（０））＝００場合モ、レジスタ１２３
内のパイプライン式に送られてきた書込みアドレスｃ′
（０）が、マルチプレクサ１５０を介して、グループ１
のバンク１であるメモリ・バンク１５２のアドレス・ボ
ー）１５１に送られる。マルチポートＲＡＭに書き込ま
れるデータは、データ入力レジスタ１３３からドライバ
１５４を介してメモリ・バンク１５２のデータ・ポート
１５５に送られる。メモリ・バンク１５２は、書込み動
作を実行する。

ｂ（１、ａ（１））＝１の場合、レジスタ１２２内のパ
イプライン式に送られてきた読出しアドレスａ’　（１
）が、マルチプレクサ１５０を介してメモリ・バンク１
５２のアドレス・ポート１５１に送られる。メモリ・バ
ンク１５２は、読出し動作を実行する。その結果がメモ
リ・バンク１５２のデータ・ポート１５５からマルチプ
レクサ１４８を介してグループ０のデータ出力レジスタ
１４９に送られる。ｂ（１、ａ（１））＝１の場合も、
レジスタ１２３内のパイプライン式に送られてきた書込
みアドレスｃ’　（０）が、マルチプレクサ１４４を介
してメモリ・バンク１４６のアドレス・ポート１４５に
送られる。

マルチポートＲＡＭに書き込まれるデータが、データ入
力レジスタ１３３からドライバ１５６を介してメモリ・
バンク１４６のデータ・ポート１４７に送られる。メモ
リ・バンク１４６は、書込み動作を実行する。

マルチプレクサ１４４．１５０及び１４８の選択線、メ
モリ・バンク１４６及び１５２の（アクティブ・ロー）
書込み信号ならびにドライバ１５４及び１５６の（アク
ティブ・ロー）出カニネーブル信号は、フリップ７０ツ
ブ１１７の非反転出力１１８と反転出力１１９によって
直接制御される。

第３図は、第１Ａ図乃至第１Ｃ図に示した動作が実行さ
れるときの、第２Ａ図乃至第２Ｄ図の装置についての自
明なタイミング・ダイヤグラムを示したものである。

表１に、第２図の装置を作るために使用できる広く市販
されている構成要素のリストを示す。

これらの構成要素を使って、１サイクルに２回の読出し
と１回の書込みが実行できる、記憶位置２　Ｋ、サイク
ル・タイムが約１００ミリ秒の３ポ一トＲＡＭを作るこ
とができる。これは現在入手可能な最高速の浮動小数点
ＡＬＵと乗算器チップ内１００ミリ秒というサイクル・
タイム：（一致する。

表ル レジスタ　　　１０１．１０２．１０３．　　Ｆ３７４
１２１．１２２．１２３． １２９．１４９．１３３ マルチプレクサ　１０４．１１！１，１２４、　Ｆ１５
７１３０、１４４．１５０゜ １２８．１４８ ドライバ　　　１３６．１３４．１５６、　Ｆ２４４ポ
インタＲＡＭ　　１０７．１１５　　　　　Ａｍ９３４
２５ＡバンクＲＡＭ　　　１２６．１！１２．１４６、
Ａｍ９１２８−１０フリップ７０ツブ１０９，１１７　
　　　　　Ｆ７４Ｆ１発明の効果 本発明によれば、特定のメモリ・アクセス・サイクル中
に複数の読出し及び書込みを実行するための、アクセス
の衝突が全くないことは明らかである。ポインタＲＡＭ
は非常に速く動作させることができ、ポインタＲＡＭの
動作はメモリ・バンクの動作と時間的にオーバーラツプ
させることができる。それによシ、装置は実質的次メモ
リ・バンクのサイクル・タイム中に複数の読出し及び書
込み作業を実行し、従来技術よりも大きな性能上の利点
をもたらす。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、および第１Ｃ図は、本発明の動作
の原理を図示したチャートである。 第２Ａ図、第２Ｂ図、第２Ｃ図、および第２Ｄ図は、全
体で本発明の良好な実施例のダイアグラムを構成する。 第２図は第２Ａ図、第２Ｂ図、第２Ｃ図および第２Ｄ図
の組み合わせを示す図である。 第３図は、第１Ａ図ないし第１Ｃ図を参照しながら説明
した例を実行中の、第２Ａ図、第２Ｂ図、第２Ｃ図、お
よび第２Ｄ図の装置の動作を示す、タイミング・チャー
トである。 １１・・・・メモリ・バンクの第１グループ、１２・・
・・メモリ・バンクの第２グループ、１３．１４・・・
・ポインタを行う手段、１２６，１３２，１４６．１５
２・・・・メモリ・バンク。 出願人　　インタブ六ンヨナル会ビジネス・マシニング
・コ〒ボレーショ／復代理人　弁理士　　澤　　　１）
　　俊　　　夫グｔ−プＯ ／ＩＱ ＦＩＧ、２Ｄ しぴ又タ　Ｃ（０）　　［：＋３３］ ×　　７　　　　　　　　× Ｘ　　５０　　　　　　　Ｘ　　　１００Ｘ　　　６０
　　　　　　　Ｘ　　　８０時向　［−一− ＦＩＧ、　３

Claims (1)

1. 【特許請求の範囲】 １つの命令サイクル内でｒ＋ｗ個のアドレスに応答して
   、ｒ個の読出しアドレスから読み出されたデータを供給
   し、かつ受け取つたデータをｗ個の書込みアドレスに書
   き込むマルチポート・メモリ装置において、 それぞれｗ＋１個のメモリ・バンクからなるｒ組のメモ
   リ・バンク・グループであつて、それぞれがｒ個の読出
   しアドレスのうちの１つおよびｗ個の書込みアドレスの
   全てに応答して、ｒ個のグループのうちの１つ中のｗ＋
   １個のメモリ・バンクの１つから読み出されたデータを
   ｒ個の読出しアドレスの各々に供給し、かつ受け取つた
   データをｒ個のグループ中のｗ＋１個のうちの別の１つ
   のメモリ・バンクのｗ個の書込みアドレスの各々に書き
   込むものと、 上記ｒ個のメモリ・バンク・グループのそれぞれを制御
   し、ｗ＋１個のメモリ・バンクの１つから読出しを行い
   、他のメモリ・バンクにデータを書き込むようにするポ
   インタ手段とを有することを特徴とするマルチポート・
   メモリ装置。