JP3628339B2 - データアクセスシステム - Google Patents
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Description
【産業上の利用分野】
本発明は一般的にコンピューターメモリアクセスシステム、特に高速シーケンスデータアクセスを与えるシステムに関し、ニューラル・ネットワーク計算等に必要な乗算/累積演算のようなシーケンス計算に有用なものである。
【0002】
【従来の技術】
ニューラル・ネットワーク計算においては非常に多数の乗算/累積演算(multiply/accumulate operations)が行われる。代表的な例ではこれらの計算を行うのにDSP(デジタル信号プロセッサ)が使用される。なぜならばDSPは単一のメモリアクセスサイクル(一般的に75−125ナノ秒)内に多重かつ蓄積型の演算を完了することができるからである。しかしながら、廉価で高性能のニューラル・ネットワーク演算を与えるにはDSPにシーケンスアクセス可能な非常に大きな静的重み表(table of static weights。これらの重みはデータ値である)が利用できなければならない。もしもシーケンス的にアクセスできるこの表から得られるデータが当該アクセスサイクル時間内(すなわち75−125ナノ秒以内)に得られないと、DSPはそのデータを待つことを余儀なくされる。その場合、DSPの最大可能速度は利用できないことになる。
【0003】
SRAM(高速静的ランダムアクセスメモリ)は十分高速に(すなわち75−125ナノ秒以内に)DSPにデータを与えることができる。しかしながら、SRAMは高価につき、また高い電力を消費するという欠点を伴う。
【0004】
【発明が解決しようとする課題】
それゆえ、需要が高く、有用であるのは、ニューラル・ネットワーク等の分野において必要とされるような高速メモリアクセスと高速乗算/累積演算の双方を与えることのできる一層廉価なシステムである。
【0005】
【課題を解決するための手段】
上記課題解決の手段としてここに開示するのは、ニューラル・ネットワーク重みデータのような格納データに対して高速のシーケンスアクセスを与えるDSPに使用するシリアルポート付きVRAM(ビデオダイナミックRAM)である。
【0006】
このため、本発明は、パラレルアクセス・ポートとシリアルアクセス・ポートを有してデータを格納するためのビデオ・ランダム・アクセス・メモリ(VRAM)を含むメモリ装置と、第1の入力−出力ポートと第2の入力−出力ポートを有するプロセッサを含むデータ処理装置と、前記プロセッサの第2の入力−出力ポートを前記VRAMのシリアルアクセス・ポートに接続するデータバスと、を具備する。
【0007】
ここで、前記プロセッサは、前記第2の入力−出力ポートと前記データバスと前記VRAMのパラレルアクセス・ポートとを介して、前記第1の入力−出力ポートに供給されたデータを前記VRAMに転送し、前記VRAMは前記供給されたデータを格するように構成され、前記プロセッサは、前記VRAM内に格納された一群のデータをアクセスする際に、当該一群のデータの最初のスタートアドレスを前記第2の入力−出力ポートに供給することにより、前記VRAMのシリアルアクセス・ポートと前記データバスを介して前記VRAM内に格納されている当該一群のデータをシリアルシーケンス・データとして読み出すように構成される。
【0008】
そして、前記プロセッサは、前記VRAM間との前記データの転送を制御するためのメモリアクセス制御手段を有し、該メモリアクセス制御手段は、前記データが格納されている前記VRAM内の行アドレス及び列アドレスを特定するための行アドレス・レジスタ及び列アドレス・レジスタを具備するのである。
【0009】
【実施例】
図1を参照すると、本発明の実施例であるシステム11が示されている。本システムはプロセッサ13、データ/アドレス/制御バス15、およびメモリ17を含む。
【0010】
プロセッサ13は、ホストコンピューター(図示してなし)等の外部源からデータ(入力変数又は重み値等)を受信し、また情報を該ホストコンピューターに出力するための入力/出力ポート19を有する。またプロセッサ13はメモリ17にアクセス(読み取りおよび書き込み)を行うための第二入力/出力ポート21を有する。このメモリは、プロセッサ13との間でデータを転送/受信するための並列ポート23を有する。この並列ポート23を介してメモリ内に格納されているデータにアクセスするため、各格納されたデータ値(エレメント)のアドレスが供給される。また該メモリ17はプロセッサ13によってランダムにアクセスされる。このメモリ17はまたプロセッサ13との間でデータを転送/受信するためのシリアルポート25を有する。このメモリに格納されるデータは一般的にマトリックス形式に配置される。マトリックスのロケーションは当該ロケーションの個々の行アドレスおよび列アドレスを特定することによりアクセスできる。
【0011】
図2に示すように、メモリ17は内部的シフトレジスタ41付きVRAMメモリチップ37とVRAMタイミング制御器39とを含む。
【0012】
データはシリアルポート25を介してシフトレジスタとの間で転送/受信される。この内部シフトレジスタ(図4に詳細を示す)はVRAMメモリマトリックスの任意行の値で初期化(initialization)(すなわち負荷(load)することができ、またその値をVRAMメモリマトリックスの任意行に転送(負荷解除)することができる。シリアルポート25の利点はVRAM内に格納されているデータへの高速シーケンスアクセスを提供できることである。高速シーケンスアクセスは個々のデータアドレスを特定することなしに行うことができる。
【0013】
図2に示すようにプロセッサ13は専用のマイクロプロセッサ33(例えばアナログデバイスコーポレーション社から発売されているモデルADSP−2101プロセッサ)、および通常の並列アクセスに加えてメモリ17への高速シリアルアクセスを与えることのできるメモリアクセス制御器35を含む。上記のように、メモリ17はVRAMチップ37およびVRAMタイミング制御器39を含む。VRAMメモリチップ37はテキサスインスツルメントコーポレーション社から発売されているモデルTI44c251VRAM又はマイクロンテクノロジー社から発売されているモデルMT42C4064VRAMでよく、制御器39は例えばシグネチックスコーポレーション社から発売されているモデル74F1764でよい。
【0014】
図2および図3に示すように、メモリアクセス制御器35は、VRAM37に格納されている個別のデータ値(例えばデータ値アレー内のデータ値の行アドレスおよび列アドレス)を特定するための行アドレスレジスタ43および列アドレスレジスタ45を含む。またメモリアクセス制御器35はアクセスカウンタ47および転送カウンタ49を含む。アクセスカウンタ47および転送カウンタ49は、シリアルポート25経由でプロセッサ13がアクセスしたVRAMロケーションの現在アドレスを示すのに使用される。このアドレスカウンタは当該アドレスの最下位ビット(例えば9ビット)を収容し、転送カウンタ49は当該アドレスの最上位ビット(例えば先頭の9ビット)を収容する。メモリアクセス制御器35はさらにアドレス−復号兼制御回路51を含む。この回路51はマイクロプロセッサのメモリ空間内のアドレスを、制御器のいろいろのレジスタに転写するものである。例えば制御回路51のアドレス−復号論理回路はマイクロプロセッサ33のアドレス空間を制御回路51の以下のレジスタおよび機能に転写する。
【0015】
通常アクセスモード
一般的に言って、マイクロプロセッサ33のメモリ空間はメモリ17内で利用できるメモリ空間よりも小さく、データはメモリ37内に格納される。マイクロプロセッサ33がメモリ17内で利用できる全アドレス空間にアクセスできるようにするためには、マイクロプロセッサは最初に行アドレスレジスタ43に、アドレスxx0への書き込みによりメモリ17のロケーションの行アドレスを負荷し、次いでアドレスxx1への書き込みにより当該ロケーションの列アドレスを45に負荷する。マイクロプロセッサは次にアドレスxx2にアクセスする。これによってメモリアクセス制御器35が出力−イネーブル(OE)信号44、46(図3)をそれぞれ行および列アドレスレジスタ、行アドレスレジスタ43、45に印加し、それら行列アドレスをVRAMタイミング制御器39に送り、適当なRQ(要求)信号52を主張する。VRAMタイミング制御器39は次いでRAS/CAS信号18、20(図2)を主張すると共に、予定のVRAM−アクセス時刻にVRAM37に至るアドレスバス28上に適当なアドレス値を供給することにより、メモリアクセスを完了する。このようにしてマイクロプロセッサ33はVRAM37内の選択されたロケーション(アドレス)からデータを読み取り、又はそれへデータを書き込む。データは任意の順序でよい。
【0016】
高速シーケンスアクセスモード
プロセッサ13がVRAM37にデータを負荷する(すなわち後のシーケンスアクセスに適したシーケンスにデータを並べる)と、本システムに特徴的な高速シーケンスアクセスが以下のように開始される。最初に、要求された最初のデータワード(すなわちアクセスされるべき最初のデータワード)の行アドレスが転送カウンタ49(図3)に負荷され、次にその最初のデータワードの列アドレスがアクセスカウンタ47に負荷される。次いで(シリアルデータ転送のため)RQ(要求)信号52がシリアル読み取りモードに設定され、アドレスxx7をアクセスすることにより転送サイクルが開始される。このアクセスオペレーションの結果、メモリアクセス制御器35がアクセスカウンタ47および転送カウンタ49にそれぞれ出力−イネーブル(OE)信号48、50を印加する。これによって、アクセスカウンタ47、49内の行/列アドレスを制御器39へ送信すること、およびシリアル要求信号(RQ)56を制御器39へ印加することが可能となる。シリアル要求信号(RQ)56に応答して、このVRAMタイミング制御器は、アドレスバス27上に行/列アドレスを供給しつつ、RAS/CAS信号18、20および転送信号58(図4)をVRAMに印加することにより転送サイクルを完了する。転送サイクルのこの完了動作の結果、当該行アドレスを有するメモリロケーション内のデータ値のSAM又はシフトレジスタ41への転送が起きる。アクセスカウンタ47内の関連列アドレスは、SAM内のいずれのデータ値が最初にシフト(出力)されるべきかを示す。
【0017】
プロセッサは次いで、SAMアクセスアドレス(xx6)をアクセスすることにより、データリストをシーケンス的にアクセスする。プロセッサがSAMアクセスアドレスを主張する(特定する)度に以下の事象が起きる。最初にシリアルクロック信号30(図2および図3)が主張される(37に印加される)。その結果、次のデータワードがSAM41からクロック出力され、シリアルポート25(図1)を経てプロセッサへ送信される。次にアクセスカウンタ47が減数され、アクセスカウンタ値(すなわちアクセスカウンタの内容)がゼロに等しくなると、転送カウンタ49が減数される。この後、メモリアクセス制御器35(図2)によって転送サイクルが開始される(強制される)。次に転送カウンタ49から行アドレスが取り出され、アクセスカウンタ47(これの内容はこのとき0となっていよう)からSAMの開始アドレスが取り出される。このようにしてプロセッサは中間的アドレスを何ら供給することなくVRAM内のデータにシーケンス的アクセスを行なう。プロセッサは開始アドレスの供給を要求されるだけである。
【0018】
分離したSAM(各々のSAMはVRAMマトリックスの行幅の半分を有する)を備えたVRAMを使用することによって、SAMの半分がデータの転送に関与し、他の半分はデータのシフトに関与することができるようになっている。この型のVRAMアーキテクチャーは、プロセッサがVRAMの転送サイクルに関与することなくプロセッサがVRAMのデータにシーケンス的にアクセスすることを可能にする。この転送サイクルはプロセッサにとって「透明」である。
【0019】
クロック信号、アドレスアクセス、およびシリアルデータ出力の間のタイミング関係は図5に示す通りである。
【0020】
前述したように、高速シーケンスデータアクセスオペレーションを行うことができるという本システムの性能は、計算−集中的シーケンスオペレーション(compute−intensive sequential operation)(例えば、ニューラル・ネットワーク計算に普遍的である高速乗算/累積オペレーション)の実行にとって重要である。ニューラル・ネットワーク構造の例は図6に示してある。関連するニューラル・ネット計算は、ニューラルネットの一層について下記方程式(1)で与えられる。
【0021】
ニューラル・ネット計算を行う場合の準備として、システム11がホストコンピューター(図示してなし)から重みデータ(Wij)を受信し、その後のシーケンス的アクセスに適した予定シーケンス(その一例を下記の表Iに示す)に従って重みデータを並列ポート23経由でメモリに負荷することにより、メモリ17内に重みデータ表を構築する。この表は重み値のアレー(例えば各ロケーションが4ビット重み値を有するメモリロケーション/アドレスからなる512×512マトリックス。)で表すことができる。
【0022】
上記の表はn×m計算を行なうためシーケンス状に配置された三層リスト(データリスト)を表す。ここにnは入力数でmは出力数を表す。一層の出力は次の層の入力となる。例えば第一層にはn=10入力(列)およびm=5出力(行)がある。第二層にはn=5入力とm=3出力があり、第三層にはn=3入力とm=2出力がある。
【0023】
並列ポート23経由でVRAM37に負荷する代わりの方法として、シリアルポート25およびSAM41を経由して負荷を行うことができる。
【0024】
重み値(Wij)がメモリ17に格納された後、ホストコンピューターから送られた入力値(Xi)がプロセッサ13内に局所的に格納される。(典型的な場合、入力値の量(n)は約100である。)DSPは次いで各出力(Yj)について下記方程式(1)に示す多重−蓄積型オペレーションを行う。
【0025】
【式1】
【0026】
出力値Yjはこれが予め定義した値域内に確実に入る、すなわち予め定義したしきい値に確実に合致するように調節することができる。そのように調節されたときはこの調節済みの値(Y’)は次のようにYjの関数として表すことが出きる。ただしnは入力(X)の数である。
【0027】
【式2】
【0028】
mが出力(Y)の数を表すときは層当たりの出力の全数(Z)は次の式で表される。
【0029】
【式3】
【0030】
例えばn=100でm=30であるときはDSP13はニューラル・ネットの各層について3000MAC(多重/蓄積)オペレーションを行う。
【0031】
Z個の出力を有する各層がk個あるときは、全出力数(OT)は次の式で表される。
【0032】
【式4】
【0033】
また、多重/蓄積オペレーションの全数(Op)は次の式で表される。ただしZiはニューラル・ネットへの入力(X)の初期数である。
【0034】
【式5】
【0035】
このようなコンピューター−集中多重−蓄積オペレーションを許容するために、本システムのコンフィギュレーション(アーキテクチャー)は、プロセッサ13が(メモリ17のシリアルアクセスポート経由で)最大毎秒40×106ワード(メモリロケーション)までのメモリ内の重み値にアクセスできるようにしている。これは通常の(並列)DRAMアクセス速度である毎秒約5×106ワード(メモリロケーション)よりも著しく高速である。
【0036】
【効果】
上述したように、本システムのDSPにはデータがシリアルポート25を介してシフトレジスタに又はシフトレジスタから転送される。そしてプロセッサは開始アドレスの供給を要求されるだけで、シリアルポート25がVRAM内に格納されているデータへの高速シーケンスアクセスを提供できるので、個々のデータアドレスを特定することなしに高速シーケンスアクセスを行うことができる。
【0037】
それぞれVRAMマトリックスの行幅の半分を有する分離したSAMを備えたVRAMを使用することによりSAMの半分がデータの転送に関与し、他の半分はデータのシフトに関与することができるようになっているので、プロセッサがVRAMの転送サイクルに関与することなくプロセッサがVRAMのデータにシーケンス的アクセスを行うことが可能であり、このため本システムはニューラル・ネットワーク計算に重要である高速メモリアクセスおよび高速乗算/累積演算の双方を与えることができ、しかも従来技術よりも廉価に実現できる。
【図面の簡単な説明】
【図1】DSP(デジタル信号プロセッサ)、データ/アドレス/制御バス、およびVRAM(ビデオDRAM)を含む本発明のシステムのブロック線図である。
【図2】図1に示すシステムの詳細なブロック線図で、メモリアクセス制御器を含むことを示す図である。
【図3】図2に示すメモリアクセス制御器のブロック線図である。
【図4】図1のシステムに採用されるVRAMのブロック線図である。
【図5】クロック信号、データ、図1に示すシステムのDSPとVRAMとの間で転送されるメモリアドレス値の間のタイミング関係を示す波形図である。
【図6】ニューラルネットワークのグラフィック表示で、入力値(Xi)、重み値(Wij)、および出力値(Yj)を示す。
【符号の説明】
11 本発明のシステム
13 プロセッサ
15 データ/アドレス/制御バス
17 メモリ
19 第一入力−出力ポート
21 第二入力−出力ポート
23 並列ポート
25 シリアルポート
Claims (2)
- パラレルアクセス・ポートとシリアルアクセス・ポートを有してデータを格納するためのビデオ・ランダム・アクセス・メモリ(VRAM)を含むメモリ装置と、
第1の入力−出力ポートと第2の入力−出力ポートを有するデジタル信号プロセッサ(DSP)を含むデータ処理装置と、
前記DSPの第2の入力−出力ポートを前記VRAMのパラレルアクセス・ポートとシリアルアクセス・ポートに接続するデータバスと、を具備し、
前記VRAMは、メモリマトリクスと、タイミング制御器と、前記メモリマトリクスと前記シリアルアクセス・ポートに接続されたシリアルアクセス・メモリ(SAM)と、を有し
前記プロセッサは、前記DSPの第2の入力−出力ポートと前記データバスと前記VRAMのパラレルアクセス・ポートとを介して、前記DSPの第1の入力−出力ポートに供給されたデータを前記VRAMに転送し、前記メモリマトリクス内に格納された一群のデータをアクセスする際には、当該一群のデータの最初のスタートアドレスのみを前記第2の入力−出力ポートに供給することにより、前記VRAMのシリアルアクセス・ポートと前記データバスを介して前記VRAM内に格納されている当該一群のデータをシリアルシーケンス・データとして読出す、
ように構成されたことを特徴とするデータアクセスシステム。 - 前記プロセッサは、前記VRAM間との前記データの転送を制御するためのメモリアクセス制御手段を有し、
該メモリアクセス制御手段は、前記データが格納されている前記VRAM内の行アドレス及び列アドレスを特定するための行アドレス・レジスタおよび列アドレス・レジスタを具備することを特徴とする請求項1に記載のデータアクセスシステム。
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