JPH0341554A - ベクトル処理装置 - Google Patents
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- JPH0341554A JPH0341554A JP1175468A JP17546889A JPH0341554A JP H0341554 A JPH0341554 A JP H0341554A JP 1175468 A JP1175468 A JP 1175468A JP 17546889 A JP17546889 A JP 17546889A JP H0341554 A JPH0341554 A JP H0341554A
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- 230000002776 aggregation Effects 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はベクトル処理装置に係り、特にベクトルレジス
タと演算器間のデータ転送をバイト単位で行うことによ
り、メモリバンク、コンフリクトを回避してメモリアク
セス制御を有効に行うベクトル処理装置に関する。
タと演算器間のデータ転送をバイト単位で行うことによ
り、メモリバンク、コンフリクトを回避してメモリアク
セス制御を有効に行うベクトル処理装置に関する。
［従来の技術］
一般に、データ処理装置で画像処理または知識情報処理
等を行うとき、バイト単位のメモリアクセス機能が必要
である。
等を行うとき、バイト単位のメモリアクセス機能が必要
である。
ベクトル処理装置はチエイニング機能によって複数の演
算器をオーバーラツプして使用することができ、高いデ
ータ処理能力を有している。ベクトル処理装置では高い
データ処理能力を実現するためメモリアクセスをバイト
単位でなくワードまたはダブルワード単位に行う。
算器をオーバーラツプして使用することができ、高いデ
ータ処理能力を有している。ベクトル処理装置では高い
データ処理能力を実現するためメモリアクセスをバイト
単位でなくワードまたはダブルワード単位に行う。
科学技術計算の場合、大部分の処理がワードまたはダブ
ルワード単位なのでメモリアクセス制御方式によって高
速処理を達成できる。
ルワード単位なのでメモリアクセス制御方式によって高
速処理を達成できる。
一方、画像処理等では処理がバイト単位に行われるので
メモリアクセス制御ではメモリバンク。
メモリアクセス制御ではメモリバンク。
コンフリクトのために高速処理の達成は困難である。
これを解決するためのバイト単位でのベクトル処理装置
用メモリアクセス手段が、例えば特開昭６０−１８６９
６４号公報等に記載されている。
用メモリアクセス手段が、例えば特開昭６０−１８６９
６４号公報等に記載されている。
ここで、ハードウェアの物理量を抑えかつバイト単位に
メモリをアクセスすることは、きわめて困難である。
メモリをアクセスすることは、きわめて困難である。
例えば、データがバイト境界であっても、連続番地に格
納されているような制約条件があれば。
納されているような制約条件があれば。
ハードウェアの物理量はかなり小さくすることができる
。しかし、知識情報処理ではデータの連続番地格納は難
しい。
。しかし、知識情報処理ではデータの連続番地格納は難
しい。
［発明が解決しようとする課題］
上記従来技術は、ベクトル処理装置において、画像処理
等がバイト単位に行われるので、メモリアクセス制御時
に、メモリバンク、コンフリクトが発生するために高速
処理の達成は困難であるという問題がある。
等がバイト単位に行われるので、メモリアクセス制御時
に、メモリバンク、コンフリクトが発生するために高速
処理の達成は困難であるという問題がある。
本発明の目的は、ベクトル処理装置のメモリアクセスに
おいて、バイト単位のメモリアクセス制御をハードウェ
アの物理量増加を招くことなく実現するベクトル処理装
置を提供することにある。
おいて、バイト単位のメモリアクセス制御をハードウェ
アの物理量増加を招くことなく実現するベクトル処理装
置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明は、ベクトル処理装
置において、メモリ上にバイト単位で配置されたデータ
をアクセスする時、メモリとベクトルレジスタ間のデー
タ転送処理と、ベクトルレジスタと演算器間のデータ転
送処理の２操作に分けて実行する。
置において、メモリ上にバイト単位で配置されたデータ
をアクセスする時、メモリとベクトルレジスタ間のデー
タ転送処理と、ベクトルレジスタと演算器間のデータ転
送処理の２操作に分けて実行する。
即ち、ベクトル処理装置において、メモリアクセスにお
ける間接アドレスを指定し、ベクトルレジスタと演算器
間のデータ転送でのマークピッ１−による任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークピットの′ リスト′を生成す
るためのアドレス生成論理部と、マークピット・リスト
保持のためのデータスタック論理部と、データスタック
から読み出したマークピット・リスＩ・によるベクトル
レジスタ読み出し／書き込み制御論理部と、ベクトルレ
ジスタ上で処理したデータのストア処理のためのベクト
ル要素間集約論理部を備えるものである。
ける間接アドレスを指定し、ベクトルレジスタと演算器
間のデータ転送でのマークピッ１−による任意のベクト
ルレジスタ上のバイトデータを演算器に送出／授受する
ための論理部と、マークピットの′ リスト′を生成す
るためのアドレス生成論理部と、マークピット・リスト
保持のためのデータスタック論理部と、データスタック
から読み出したマークピット・リスＩ・によるベクトル
レジスタ読み出し／書き込み制御論理部と、ベクトルレ
ジスタ上で処理したデータのストア処理のためのベクト
ル要素間集約論理部を備えるものである。
［作用］
ベクトル処理装置において、メモリ上にバイト単位で配
置されたデータをアクセスする時、メモリとベクトルレ
ジスタ間のデータ転送処理と、ベクトルレジスタと演算
器間のデータ転送処理の２操作に分けて実行する。
置されたデータをアクセスする時、メモリとベクトルレ
ジスタ間のデータ転送処理と、ベクトルレジスタと演算
器間のデータ転送処理の２操作に分けて実行する。
即ち、ベクトル処理装置において、メモリアクセスにお
ける間接アドレスを指定し、ベクトルレジスタと演算器
間のデータ転送でのマークピットによる任意のベクトル
レジスタ上のバイトデータを演算器に送出／授受するた
めの論理部と、マークピットの′リスト′を生成するた
めのアドレス生成論理部と、マークピット・リスト保持
のためのデータスタック論理部と、データスタックから
読み出したマークピット・リストによるベクトルレジス
タ読み出し／書き込み制御論理部と、ベクトルレジスタ
上で処理したデータのストア処理のためのベクトル要素
間集約論理部を備えるので、バイト単位のメモリアクセ
ス制御をハードウェアの物理量増加を招くことなく実現
できる。
ける間接アドレスを指定し、ベクトルレジスタと演算器
間のデータ転送でのマークピットによる任意のベクトル
レジスタ上のバイトデータを演算器に送出／授受するた
めの論理部と、マークピットの′リスト′を生成するた
めのアドレス生成論理部と、マークピット・リスト保持
のためのデータスタック論理部と、データスタックから
読み出したマークピット・リストによるベクトルレジス
タ読み出し／書き込み制御論理部と、ベクトルレジスタ
上で処理したデータのストア処理のためのベクトル要素
間集約論理部を備えるので、バイト単位のメモリアクセ
ス制御をハードウェアの物理量増加を招くことなく実現
できる。
［実轡即］
以下、本発明によるベクトル処理装置の一実施例を図面
により詳細に説明する。
により詳細に説明する。
まず、本発明の詳細な説明する。
ベクトルロード／ストア命令の動作はベースアドレス（
ＢＲ）、増分データ（ＩＤ）、ベクトル長（ＶＬ）の３
要素によって規定される。
ＢＲ）、増分データ（ＩＤ）、ベクトル長（ＶＬ）の３
要素によって規定される。
任意のベクトル要素ｊのメモリアクセス・アドレスは、
Ａ （ｊ）＝ＢＲ＋ （ｊ−１）＊ｒＩ） ・・・（
１）ｗｈｅｒｅ、１≦ｊ≦ＶＬ。
１）ｗｈｅｒｅ、１≦ｊ≦ＶＬ。
である。
メモリがワード（二８Ｂ）単位で構成されているとき、
ＷＡ （ｊ）＝ （Ａ （ｊ）／８） ・・・（
２）ＭＫ （ｊ）＝ｍｏ ｄ （Ａ （ｊ）−８）
”（３）なる２つの量ＷＡ、ＭＫを定義する。
２）ＭＫ （ｊ）＝ｍｏ ｄ （Ａ （ｊ）−８）
”（３）なる２つの量ＷＡ、ＭＫを定義する。
ＷＡはメモリ上にベクトル要素ｊが格納されているワー
ドアドレス、ＭＫは該ワードアドレスに属するデータ（
ワード語長）のベクトル要素ｊがここでマークピットは
Ｏ，ｌ、２． ・・・と数える。
ドアドレス、ＭＫは該ワードアドレスに属するデータ（
ワード語長）のベクトル要素ｊがここでマークピットは
Ｏ，ｌ、２． ・・・と数える。
このように生成されたＷＡ、ＭＫリストはデータスタッ
クに格納される。該データスタックはベクトルレジスタ
と同様の構造を持っていても良い。
クに格納される。該データスタックはベクトルレジスタ
と同様の構造を持っていても良い。
尚１通常ワードは４Ｂ、ダブルワードは８Ｂであるが、
ここではワードを８Ｂとして扱うこととする。
ここではワードを８Ｂとして扱うこととする。
ベクトルロード処理の場合、次の処理が行われる。 デ
ータスタックからＷＡリストが読み出されメモリへの間
接アドレッシング動作が行われる。
ータスタックからＷＡリストが読み出されメモリへの間
接アドレッシング動作が行われる。
間接アドレス処理はすでに公知である。間接アドレス処
理によって、メモリ上のベクトル要素を含むワードデー
タがベクトルレジスタに書き込まれる。
理によって、メモリ上のベクトル要素を含むワードデー
タがベクトルレジスタに書き込まれる。
ベクトルレジスタを読み出す際、データスタックからＭ
Ｋリストを読み出し、ベクトルレジスタから読み出した
データをマークピットに従って加工しく即ち小数点位置
を演算器に合わせて）演算器ハセモ出する。演算器によ
って処理されたデータはＭＫリストによって元のワード
単位のデータのマークピット位置に書き込まれる。
Ｋリストを読み出し、ベクトルレジスタから読み出した
データをマークピットに従って加工しく即ち小数点位置
を演算器に合わせて）演算器ハセモ出する。演算器によ
って処理されたデータはＭＫリストによって元のワード
単位のデータのマークピット位置に書き込まれる。
ベクトルストア処理の場合、２通りの方法が実現可能で
ある。
ある。
まず第１の方法は、ＷＡリストに従ってメモリ上のデー
タをベクトルレジスタ上に読み出しておき、このベクト
ルレジスタ上にＭＫリストに従って演算した結果を書き
込み、ストア前段階のベクトルデータを生成する方法で
ある。
タをベクトルレジスタ上に読み出しておき、このベクト
ルレジスタ上にＭＫリストに従って演算した結果を書き
込み、ストア前段階のベクトルデータを生成する方法で
ある。
第２の方法はストアすべき領域からデータをあらかじめ
ベクトルレジスタ上に読み出しておき、このベクトルレ
ジスタに対して演算器の出力をマークピットで書き込み
、ストア前段階のベクトルデータを生成する方法である
。第２の方法はソフトウェアでベクトルレジスタの使い
方を工夫することによって、ハードウェアの物量削減が
可能である。
ベクトルレジスタ上に読み出しておき、このベクトルレ
ジスタに対して演算器の出力をマークピットで書き込み
、ストア前段階のベクトルデータを生成する方法である
。第２の方法はソフトウェアでベクトルレジスタの使い
方を工夫することによって、ハードウェアの物量削減が
可能である。
以下、第２の方法を前提に説明を行う。
ストア前段階のベクトルデータは同一ワードアドレスに
複数のベクトル要素が含まれるとき、これをベクトル上
で編集する必要がある。このためにベクトル要素間縮約
論理が用いられる。ベクトルレジスタ上で編集されたデ
ータはＷＡリストによる間接アドレッシングのストア処
理によって、任意のバイト単位のアクセスがベクトル処
理装置で可能になる。
複数のベクトル要素が含まれるとき、これをベクトル上
で編集する必要がある。このためにベクトル要素間縮約
論理が用いられる。ベクトルレジスタ上で編集されたデ
ータはＷＡリストによる間接アドレッシングのストア処
理によって、任意のバイト単位のアクセスがベクトル処
理装置で可能になる。
以上のように、ベクトルレジスタ上のデータに対しマー
クピット処理を許すことによって、ベクトル命令は、 （１）オペレーションコード。
クピット処理を許すことによって、ベクトル命令は、 （１）オペレーションコード。
（２）オペランドレジスタ指定域。
（３）マスクレジスタ指定域。
の他に、
（４）マークピット・スタック指定域。
（５）ＷＡアドレスリスト・スタック指定域。
を有する。
ベクトルロード／ストア命令は複数のオペレーションに
よって実現されるマクロ命令の形で処理される。
よって実現されるマクロ命令の形で処理される。
第１図は本発明によるマークピットスタックを有するベ
クトル処理装置のブロック図である。
クトル処理装置のブロック図である。
ここでは、ベクトル処理装置において任意のバイト単位
のベクトルデータをベクトルロードし、ベクトル演算実
施後ベクトルストアするオペレーションについて説明す
る。
のベクトルデータをベクトルロードし、ベクトル演算実
施後ベクトルストアするオペレーションについて説明す
る。
ベクトル命令によるロード動作を行うとき、アドレス生
成論理部１は、主記憶メモリ２上に格納されている目的
のＩＢｙｔｅ （ＩＢ）単位のベクトル要素ｊのアドレ
スＡ （ｊ）が含まれる８Ｂの先頭アドレスであるワー
ドアドレスＷＡ（ｊ）とワードアドレスが示す８Ｂ長で
のバイト位置を示すマークピットＭＫ（ｊ）を生成する
。 ワードアドレスＷＡ（ｊ）、マークピットＭＫ （
ｊ）、およびベクトル要素ｊのアドレスＡ （ｊ）は前
述の（１）、（２）、（３）で定義した式で与えられる
。
成論理部１は、主記憶メモリ２上に格納されている目的
のＩＢｙｔｅ （ＩＢ）単位のベクトル要素ｊのアドレ
スＡ （ｊ）が含まれる８Ｂの先頭アドレスであるワー
ドアドレスＷＡ（ｊ）とワードアドレスが示す８Ｂ長で
のバイト位置を示すマークピットＭＫ（ｊ）を生成する
。 ワードアドレスＷＡ（ｊ）、マークピットＭＫ （
ｊ）、およびベクトル要素ｊのアドレスＡ （ｊ）は前
述の（１）、（２）、（３）で定義した式で与えられる
。
アドレス生成論理部１で生成されるマークピットリスト
（ＭＫリスト）、及びワードアドレスリスト（ＷＡリス
ト）は、データスタック論理部３に格納される。
（ＭＫリスト）、及びワードアドレスリスト（ＷＡリス
ト）は、データスタック論理部３に格納される。
また目的のベクトル要素（よ命令が示すベクトルレジス
タ（ＶＲ）４にロードパイプライン５、スイッチマトリ
ックス論理ＤＩ Ｓｒ１を通って格納される。ここでデ
ータスタック論理部３は、ワードアドレスＷＡ（ｊ）を
格納するワードアドレススタック（ＷＡ）３ａと、マー
クピットＭＫ（ｊ）を格納するマークピットスタック（
ＭＫ）３ｂで構成されており、ベクトルレジスタ４の個
数と同数の３２組を有する。
タ（ＶＲ）４にロードパイプライン５、スイッチマトリ
ックス論理ＤＩ Ｓｒ１を通って格納される。ここでデ
ータスタック論理部３は、ワードアドレスＷＡ（ｊ）を
格納するワードアドレススタック（ＷＡ）３ａと、マー
クピットＭＫ（ｊ）を格納するマークピットスタック（
ＭＫ）３ｂで構成されており、ベクトルレジスタ４の個
数と同数の３２組を有する。
さらに３２個あるベクトルレジスタ４の番号と３２組あ
るデータスタック論理部３は論理的に一対一に対応して
動作する。
るデータスタック論理部３は論理的に一対一に対応して
動作する。
さらに、第２図に示すように対応するベクトルレジスタ
４とワードアドレススタック３ｂの関係は、ベクトル要
素１がＷＡ （１）、ＭＫ （１）、ベクトル要素２が
ＷＡ （２）、ＭＫ （２）となっていて、１個のベク
トルレジスタが保持できる最大要素数１２８間で同様な
関係にある。
４とワードアドレススタック３ｂの関係は、ベクトル要
素１がＷＡ （１）、ＭＫ （１）、ベクトル要素２が
ＷＡ （２）、ＭＫ （２）となっていて、１個のベク
トルレジスタが保持できる最大要素数１２８間で同様な
関係にある。
尚、ベクトルロードの場合、ワードアドレススタック３
ａに格納されているＷＡリストに従ってベクトル要素ｊ
対応にワードアドレスＷＡ（ｊ）が出力され、主記憶ア
クセス制御論理部７に入力され、この結果主記憶メモリ
２に対する間接アドレッシングが行われる。
ａに格納されているＷＡリストに従ってベクトル要素ｊ
対応にワードアドレスＷＡ（ｊ）が出力され、主記憶ア
クセス制御論理部７に入力され、この結果主記憶メモリ
２に対する間接アドレッシングが行われる。
第３図は、主記憶メモリ２に格納されたバイト単位のベ
クトル要素ｊ （１≦ＶＬ≦ｊｔ８≦ＩＤ）が、ベク
トルレジスタ４にロードされるときのマークピットスタ
ック３ｂとの対応を示したものである。
クトル要素ｊ （１≦ＶＬ≦ｊｔ８≦ＩＤ）が、ベク
トルレジスタ４にロードされるときのマークピットスタ
ック３ｂとの対応を示したものである。
ベクトルレジスタ４は８Ｂ（１ワード）の幅がありロー
ドオペレーションは１ワ一ド単位で行われる。よってア
ドレスＡ（１）にあたるベクトル要素１のデータは、先
頭アドレスであるＷＡ（１）から８Ｂ単位でベクトルレ
ジスタに書き込まれる。
ドオペレーションは１ワ一ド単位で行われる。よってア
ドレスＡ（１）にあたるベクトル要素１のデータは、先
頭アドレスであるＷＡ（１）から８Ｂ単位でベクトルレ
ジスタに書き込まれる。
以下同様に、ベクトル要素Ａ （ｊ）まで行う。
その時マークピットスタック３ｂの様子は、例えばベク
トル要素２の場合４バイト目であるから、対応するＭＫ
（２）のＢ４ビットが１１′になり、その他のピット
はｌｏｔ になる。（ただし、１ワードのバイトは０，
１，２．．７バイトと数える）。その他のベクトル要素
についても同様である。
トル要素２の場合４バイト目であるから、対応するＭＫ
（２）のＢ４ビットが１１′になり、その他のピット
はｌｏｔ になる。（ただし、１ワードのバイトは０，
１，２．．７バイトと数える）。その他のベクトル要素
についても同様である。
尚、マークピットスタック３ｂは１ワードのバイト対応
にＢＯ，Ｂｌ、Ｂ２．、Ｂ７の８ｂｉｔで構成しである
。
にＢＯ，Ｂｌ、Ｂ２．、Ｂ７の８ｂｉｔで構成しである
。
第４図は、前記ベクトル要素の増分（ＩＤ）が５の例を
示している。ＩＤ＜８の場合、ワードアドレスＷＡ（ｊ
）から始まる１ワードの中に２つのベクトル要素が含ま
れるケースが生じる。この場合ワードアドレススタック
３ａには、第４図のごとく連続して同一のワードアドレ
スＷＡ（ｊ）がスタックされる。
示している。ＩＤ＜８の場合、ワードアドレスＷＡ（ｊ
）から始まる１ワードの中に２つのベクトル要素が含ま
れるケースが生じる。この場合ワードアドレススタック
３ａには、第４図のごとく連続して同一のワードアドレ
スＷＡ（ｊ）がスタックされる。
よってベクトルレジスタ４は、ベクトル要素ｊ−１とｊ
が８バイト幅の同一データが書き込まれる。しかし、マ
ークピットスタック３ｂは、ＭＫ（ｊ−１）とＭＫ （
ｊ）にベクトル要素ｊ−１とｊのバイト位置の相異が反
映される。即ち、ＭＫ（ｊ−１）はＢＯが′ １′でそ
の他は’Ｏ’、ＭＫ（ｊ）はＢ５が′ １′でその他は
ｌｏｆ になる。
が８バイト幅の同一データが書き込まれる。しかし、マ
ークピットスタック３ｂは、ＭＫ（ｊ−１）とＭＫ （
ｊ）にベクトル要素ｊ−１とｊのバイト位置の相異が反
映される。即ち、ＭＫ（ｊ−１）はＢＯが′ １′でそ
の他は’Ｏ’、ＭＫ（ｊ）はＢ５が′ １′でその他は
ｌｏｆ になる。
以上述べてきたごとく前記ベクトルロードのオペレ］Ｋ
ヨンは、各ベクトル要素がマークピットスタック３ｂに
格納されたＭＫリストとワードアドレススタック３ａに
格納されたＷＡリストと対になって処理される。
ヨンは、各ベクトル要素がマークピットスタック３ｂに
格納されたＭＫリストとワードアドレススタック３ａに
格納されたＷＡリストと対になって処理される。
次に、ベクトルレジスタ４に書き込まれたベクトルデー
タは、スイッチマトリックス論理５ＥＬ８を通ってシフ
タ９に入力される。シフタ９はバイト単位のシフト動作
が可能であり、シフト条件はベクトル要素に対応したマ
ークビットスタック３ｂから第２図に示したベクトルデ
ータとスタック関係に基づいて読み出されるところのベ
クトル要素ビット位置に従う。
タは、スイッチマトリックス論理５ＥＬ８を通ってシフ
タ９に入力される。シフタ９はバイト単位のシフト動作
が可能であり、シフト条件はベクトル要素に対応したマ
ークビットスタック３ｂから第２図に示したベクトルデ
ータとスタック関係に基づいて読み出されるところのベ
クトル要素ビット位置に従う。
シフタ９から出力されたベクトル要素は小数点位置を演
算器１０に合わせる加工が行われ演算器ｔＯで処理され
る。演算処理の後演算器１０から出力されたベクトルデ
ータは、シフタ１１に入力される。シフタ１工はバイト
単位のシフト動作が可能であり、シフタ９でシフトされ
たベクトル要素をマークピットスタック３ｂから与えら
れるｂｉｔデータを基にして元のバイト位置にシフトし
ＤＩｒ六６を通して演算結果格納先の４クトルレジスタ
４に書き込まれる。
算器１０に合わせる加工が行われ演算器ｔＯで処理され
る。演算処理の後演算器１０から出力されたベクトルデ
ータは、シフタ１１に入力される。シフタ１工はバイト
単位のシフト動作が可能であり、シフタ９でシフトされ
たベクトル要素をマークピットスタック３ｂから与えら
れるｂｉｔデータを基にして元のバイト位置にシフトし
ＤＩｒ六６を通して演算結果格納先の４クトルレジスタ
４に書き込まれる。
最後に、演算結果を主記憶メモリ２上の元のアドレスに
ストアするオペレーションを行う。ところが、ストアし
た後で目的のベクトル要素ｊ以外のデータが変化しては
いけない、そこでまず、演算結果が格納されているベク
トルレジスタ４に対して前記ベクトルロードオペレーシ
ョンのベクトル要素ｊに対応するデータスタック論理部
３のＷＡリストのワードアドレスＷＡ（ｊ）に従って主
記憶メモリ２上のベクトルデータをロードする。
ストアするオペレーションを行う。ところが、ストアし
た後で目的のベクトル要素ｊ以外のデータが変化しては
いけない、そこでまず、演算結果が格納されているベク
トルレジスタ４に対して前記ベクトルロードオペレーシ
ョンのベクトル要素ｊに対応するデータスタック論理部
３のＷＡリストのワードアドレスＷＡ（ｊ）に従って主
記憶メモリ２上のベクトルデータをロードする。
第５図は、ストア処理の前段階にあるロードオペレーシ
ョンを詳細に説明するための図である。
ョンを詳細に説明するための図である。
第１図で示した３２個で構成されるベクトルレジスタ４
は詳細にはベクトルレジスタ４ａで表す１バイト単位の
ＲＡＭ８個で１個のベクトルレジスタ４が構成されてお
り、それぞれ独立に書き込みが可能な様ＷＥ倍信号印可
されている。このＷＥ倍信号、ベクトルレジスタ４と対
になっているマークピットスタック３ｂのビットＢＯ，
Ｂ１．。
は詳細にはベクトルレジスタ４ａで表す１バイト単位の
ＲＡＭ８個で１個のベクトルレジスタ４が構成されてお
り、それぞれ独立に書き込みが可能な様ＷＥ倍信号印可
されている。このＷＥ倍信号、ベクトルレジスタ４と対
になっているマークピットスタック３ｂのビットＢＯ，
Ｂ１．。
Ｂ７から出力される信号を極性反転した信号とＡτｌＸ
１１へ ＮＤ条件を取り前記ベクトルレジスタ４ａに入力される
。
１１へ ＮＤ条件を取り前記ベクトルレジスタ４ａに入力される
。
当該ベクトルロードオペレーションにおいては、主記憶
メモリ２上のベクトル要素ｊが、演算結果が格納されて
いるベクトルレジスタ４に書き込まれる。その時、マー
クピットスタック３ｂに格納されているＭＫリストにし
たがってマークビットＢＯ，Ｂ１．．．Ｂ７のｊｏｔ
が示すバイトのみ書き替える動作を行う。その後、ベク
トルレジスタ４をＷＡリストが示す主記憶メモリ２上の
ロードオペレーション前の同一アドレスにストアパイプ
プライン８を通して書き込む。
メモリ２上のベクトル要素ｊが、演算結果が格納されて
いるベクトルレジスタ４に書き込まれる。その時、マー
クピットスタック３ｂに格納されているＭＫリストにし
たがってマークビットＢＯ，Ｂ１．．．Ｂ７のｊｏｔ
が示すバイトのみ書き替える動作を行う。その後、ベク
トルレジスタ４をＷＡリストが示す主記憶メモリ２上の
ロードオペレーション前の同一アドレスにストアパイプ
プライン８を通して書き込む。
尚、当該動作における主記憶アドレスの発生はデータス
タック論理部３のＷＡリストにしたがって主記憶アクセ
ス制御論理部７が間接アドレッシングを行う。
タック論理部３のＷＡリストにしたがって主記憶アクセ
ス制御論理部７が間接アドレッシングを行う。
第４図で示したケースでは、ワードアドレススタック３
ａのＷＡリストをコンベアし連続して同一ワードアドレ
スを示すマークピットスタック３ｂの出力をＯＲするこ
とで対処する。尚、当該動作は複数のオペレーションか
らなるマクロ命令の形で処理するとさらに有効である。
ａのＷＡリストをコンベアし連続して同一ワードアドレ
スを示すマークピットスタック３ｂの出力をＯＲするこ
とで対処する。尚、当該動作は複数のオペレーションか
らなるマクロ命令の形で処理するとさらに有効である。
以上述べてきたように１本実施例によれば任意のバイト
単位に主記憶上に格納されているベクトルデータのアク
セスが可能である。
単位に主記憶上に格納されているベクトルデータのアク
セスが可能である。
また、ベクトル処理装置のメモリアクセスにおいて、バ
イト単位のメモリアクセス制御をハードウェアの物理量
増加を招くことなく実現できる。
イト単位のメモリアクセス制御をハードウェアの物理量
増加を招くことなく実現できる。
さらに、ベクトル処理装置において、バイト単位のメモ
リアクセス制御を実現することによって。
リアクセス制御を実現することによって。
画像処理、知識情報処理などの非数値計算分野に適用可
能となる。
能となる。
［発明の効果］
本発明によれば、ベクトル処理装置での任意バイト単位
の主記憶アクセスがハードウェア量の増加を少なくして
達成でき、さらしこ主記憶に対する処理をワード単位で
行うためメモリコンフリクトの発生を抑えるという効果
がある。
の主記憶アクセスがハードウェア量の増加を少なくして
達成でき、さらしこ主記憶に対する処理をワード単位で
行うためメモリコンフリクトの発生を抑えるという効果
がある。
弔１図は本発明によるマークビットを有するべクトル処
理装置のブロック図、第２図はベクトルレジスタとマー
クピットスタック、ワードアドレススタックの対応関係
を説明するための図、第３図、第４図は、第２図の対応
を詳細に説明するための図、第５図はストア処理におけ
るロードオペレーションを説明するための図である。 １・・・アドレス生成論理部、 ２・・・主記憶メモリ、 ３・・・データスタック論理部、 ３ａ・・・ワードアドレススタック、 ３ｂ・・・マークピットスタック、 ４・・・ベクトルレジスタ、 ７・・・主記憶アクセス制御論理部、 ９．１１・・・シフタ、 １２・・・レジスタ書き込み読み出し制御論理部。 第１図 第２図 ワードアドレススタック ベクトルレジスタ マークピットスタック 第３図 主記惜データ 第４図 ワードアドレススタック 第５図
理装置のブロック図、第２図はベクトルレジスタとマー
クピットスタック、ワードアドレススタックの対応関係
を説明するための図、第３図、第４図は、第２図の対応
を詳細に説明するための図、第５図はストア処理におけ
るロードオペレーションを説明するための図である。 １・・・アドレス生成論理部、 ２・・・主記憶メモリ、 ３・・・データスタック論理部、 ３ａ・・・ワードアドレススタック、 ３ｂ・・・マークピットスタック、 ４・・・ベクトルレジスタ、 ７・・・主記憶アクセス制御論理部、 ９．１１・・・シフタ、 １２・・・レジスタ書き込み読み出し制御論理部。 第１図 第２図 ワードアドレススタック ベクトルレジスタ マークピットスタック 第３図 主記惜データ 第４図 ワードアドレススタック 第５図
Claims (1)
- 【特許請求の範囲】 １、記憶メモリからのロード／ストアパイプラインがベ
クトルレジスタに対してベクトルデータの入出力を実行
するベクトル処理装置において、ベクトルデータの属性
を表現するデータスタック論理を具備し、前記データス
タック論理に記憶されている情報に基づいて前記ベクト
ルレジスタのアクセスを制御することを特徴とするベク
トル処理装置。 ２、請求項１のベクトル処理装置において、前記ベクト
ルレジスタと演算器の間のデータ転送を行うデータ転送
手段を具備し、データ転送において前記データスタック
論理に記憶されている情報に基づいて、ベクトルデータ
を任意バイト単位で処理することを特徴とするベクトル
処理装置。 ３、請求項１のベクトル処理装置において、前記データ
スタック論理は、主記憶メモリに記憶されているベクト
ルデータのワードアドレス内バイト位置を保持すること
を特徴とするベクトル処理装置。 ４、請求項１のベクトル処理装置において、前記データ
スタック論理は、前記ベクトルレジスタのエレメント数
と前記データスタック論理のスタック数が等しいように
構成されることを特徴とするベクトル処理装置。 ５、請求項２のベクトル処理装置において、主記憶メモ
リ上の１バイト長ベクトル要素からなるベクトルデータ
に対してアクセスすることを特徴とするベクトル処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175468A JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
| US07/545,360 US5247695A (en) | 1989-07-10 | 1990-06-27 | Vector processor with byte access of memory |
| DE4021784A DE4021784A1 (de) | 1989-07-10 | 1990-07-09 | Vektorprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175468A JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341554A true JPH0341554A (ja) | 1991-02-22 |
| JP2607689B2 JP2607689B2 (ja) | 1997-05-07 |
Family
ID=15996589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175468A Expired - Fee Related JP2607689B2 (ja) | 1989-07-10 | 1989-07-10 | ベクトル処理装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2607689B2 (ja) |
| DE (1) | DE4021784A1 (ja) |
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|---|---|---|---|---|
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| US6665790B1 (en) * | 2000-02-29 | 2003-12-16 | International Business Machines Corporation | Vector register file with arbitrary vector addressing |
| US7299338B2 (en) * | 2002-12-04 | 2007-11-20 | Agere Systems Inc. | Vector indexed memory unit and method |
| GB2399900B (en) * | 2003-03-27 | 2005-10-05 | Micron Technology Inc | Data reording processor and method for use in an active memory device |
| US9501276B2 (en) | 2012-12-31 | 2016-11-22 | Intel Corporation | Instructions and logic to vectorize conditional loops |
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| JPS6160473A (ja) * | 1984-08-21 | 1986-03-28 | 日本軽金属株式会社 | 生菓子等の保温配送方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
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| JPS5975365A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | ベクトル処理装置 |
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| JPH077385B2 (ja) * | 1983-12-23 | 1995-01-30 | 株式会社日立製作所 | データ処理装置 |
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| JPS60186964A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | ベクトル処理装置 |
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
| JP2941817B2 (ja) * | 1988-09-14 | 1999-08-30 | 株式会社日立製作所 | ベクトル処理装置 |
-
1989
- 1989-07-10 JP JP1175468A patent/JP2607689B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-27 US US07/545,360 patent/US5247695A/en not_active Expired - Fee Related
- 1990-07-09 DE DE4021784A patent/DE4021784A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160473A (ja) * | 1984-08-21 | 1986-03-28 | 日本軽金属株式会社 | 生菓子等の保温配送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5247695A (en) | 1993-09-21 |
| DE4021784C2 (ja) | 1992-10-08 |
| DE4021784A1 (de) | 1991-01-24 |
| JP2607689B2 (ja) | 1997-05-07 |
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|---|---|---|---|
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