JPS5833571B2 - ジヨウホウコウカンヨウツウシンロ - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置と高速周辺装置又はデータ処理
装置とそれより高速の第２データ処理装置との間の情報
交換用通信路に係る。

データ処理装置に含まれる、高速又は超高速の周辺装置
（例えば磁気テープ装置又は磁気ディスク装置、ディス
プレー操作卓等）の、入力及び出力の処理が、処理装置
自体によって行われるならば、特に要求されているそれ
以外の処理のために使用できる時間は極めて僅かとなろ
う。

それ故、このために設けた活動記憶装置を高速周辺装置
から直接呼出せる様にすることによって処理装置にこの
重負荷となる入出力処理を行わせないようにすることが
行われた。

高速周辺装置からの及びそこへの情報を処理装置のレジ
スタ内に１時的に記憶するかわりに、またこのために設
けた活動記憶装置とレジスタとの間の情報転送を処理装
置によって制御するかわりに、該記憶装置の相応する個
個の領域を適当にアドレスすることによって、高速周辺
装置からの及びそこへの情報は、該高速周辺装置と該活
動記憶装置の相応する領域との間だけで直接に転送され
、これらの記憶領域はこのために、転送の間その転送に
係わらない該処理装置とは「中立化」の関係におかれる
。

当然のことながら、このような高速周辺装置から該活動
記憶装置への直接アクセスの実施のためには補充の回路
を該活動記憶装置に付加する必要があるので、価格は高
くなり実施が複雑となる。

本発明の目的は、データ処理装置の活動記憶装置のある
領域と高速周辺装置との直接アクセスに関する前記のあ
らゆる欠点を除去することである。

本発明に依れば、データ処理装置と、高速周辺装置又は
該データ処理装置より高速の第２データ処理装置との間
の情報交換用通信路は、積み重ねたＮ個の別々のレジス
タで構成され、かつ該データ処理装置と少なくとも１個
の該高速周辺装置とを同時に接続する単一アクセス路を
持っており、まず該データ処理装置又は該高速周辺装置
から送られる信号に同期して、該レジスタを積み重ねた
順番にアドレス指定を行ない、次いで、出力装置として
動作する該高速周辺装置に、又は該データ処理装置への
転送サイクルに同期して、前記の積み重ねた順番と逆の
順番に該レジスタのアドレス指定を行なうための装置を
包含することを特徴とする。

本発明に依る通信路に接続したバッファ記憶装置は実施
が極めて簡単であり安価である。

データ処理装置又はそれと連絡する高速周辺装置からの
情報は、該バッファ記憶装置内に順々に「積み重ね」ら
れるが、これは、高速周辺装置への情報の入力及び高速
周辺装置からの出力が所定数の語によって形成される情
報「ブロック」の形で一般に順次行われるので、考えら
れる応用のためには極めて効果的である。

語数が積み重ねたレジスタの数Ｎに等しいか又はこれよ
り小であれば、前もって格納された情報の検索は、前も
ってアドレスされた最終レジスタから、処理装置によっ
て選択される瞬間に行われる。

すなかち最初に検索される情報は最後に格納された情報
である。

当然のことながら、本発明に依る通信路に接続したバッ
ファ記憶装置の各種レジスタの逐次的なアドレス指定は
自動的に行うことができ、はとんどデータ処理装置の干
渉を受けない。

すなわち、データ処理装置は、高速周辺装置の入力及び
出力処理から実質的に解放され、しかもこれがデータ処
理装置の活動記憶装置に複雑で高価な回路を付方口する
ことなく行われる。

本発明に依る通信路の好適実施例において、積み重ねた
レジスタを逐次アドレスする装置は、レジスタ計数器と
、積み重ねたレジスタへの情報の入力を制御するパルス
の立上り部分によって、又は該レジスタからの情報の出
力を制御するパルスの立下り部分によって、該計数器の
内容を一つづつそれぞれ増分又は減少させるための装置
とを包含する。

入力及び出力制御パルスは一般に、制御回路によって発
生され、これによって高速周辺装置は、積み重ねたレジ
スタの単一アクセス路に接続される。

データ処理装置は、相応する制御回路を介して転送サイ
クルを開始する時、又は該転送サイクルを中断する時だ
け動作する。

高速周辺装置と情報交換するために本発明に依る複数個
の通信路を備えるデータ処理装置の実施例を、添附の図
面を参照して以下に詳述する。

第１図に四角形で概略を示したデータ処理装置Ｏは適当
な型式のものでもよく、母線りを介して特に周辺装置と
情報交換可能であり、該母線からは、図示しない例えば
パンチカード読取機のような比較的低速の複数個の周辺
装置を並列的に直接接続できる。

これに反して、データ処理装置の母線りに直接接続不可
能なそれぞれ１０個の高速周辺装置”１０１ ｐＨ・・
・ＰＩＯｔ Ｐ２Ｏ”’Ｐ２９”’Ｐ７０ ｊＰ７１
ｐ Ｐ７９より成る複数個、この場合７組の概略を図示
する。

該高速周辺装置は、例えば、磁気テープ装置又は磁気デ
ィスク装置、ディスプレイ操作卓、光学読取り装置等で
ある。

本発明に依れば、例えばＰＩＯ乃至Ｐ１９等７組の高速
周辺装置の各々には、第２図を参照して構造と機能に関
して後述するバッファ記憶装置Ｍ１Ｍ２・・・Ｍ７を配
置する。

各バッファ記憶装置Ｍ１乃至Ｍ７は、一方で母線りを介
してデータ処理装置０と、又他方で通信路の母線１□、
１２．・・・１７を介して対応する組の各高速周辺装置
と情報交換可能である。

同−組の各高速周辺装置は、直接にではなく、制御回路
Ｃ１ｏ。

Ｃ１、・・・・・・Ｃ１９ｔ Ｃ２０・・・・・・Ｃ７
１・・・・・・又はＣ７９を介して対応する通信路の母
線に接続され、該制御回路自体は、母線りの分岐線Ｌ１
．Ｌ２・・・・・・又はＬ７を介してデータ処理装置Ｏ
と情報交換可能である。

第１図の２方向矢印は、２方向における情報転送を可能
にする接続を示す。

各バッファ記憶装置Ｍ１乃至Ｍ７の各々は２個のアクセ
ス路、すなわちデータ処理装置Ｏの母線りに接続するも
のと、例えば１１など相応する通信路の母線に接続する
ものとを包含するように表されているが、第２図を参照
して説明する時に明らかになるように、実際該２個のア
クセス路は、本発明に依り使用するバッファ記憶装置Ｍ
１乃至Ｍ７の実施形態においては同一のものとする。

第２図は第１図のバッファ記憶装置Ｍ、乃至Ｍ７いずれ
か、この場合はＭｌの構造の概略を図示する。

該バッファ記憶装置Ｍ１ は、Ｎ個の別々のレジスタｒ
１．ｒ２・・・・・・ｒＮによって主として構成され、
これらのレジスタはそれぞれ同一であり、例えば８ビツ
ト（１バイト）の同一容量のものである。

各しジスタｒ１乃至ｒＮは、例えば磁気コアを基礎に各
種各様に実施可能であるが、ＭＯＳ型の集積回路による
レジスタは、寸法が極めて小（大規模集積回路）でかつ
アクセス時間が極めて短いのでこれを用いれば特に好都
合である。

Ｎ個のすべてのレジスタの書込み入力、例えばｅｌ等は
、ＯＲ型論理回路の出力部と並列に接続され、該ＯＲ回
路の第１組の入力は、例えばＭｌ等のバッファ記憶装置
の方向への情報転送のための母線りのワイヤと接続し、
ＯＲ回路の第２組の入力は、同様にバッファ記憶装置Ｍ
１の方向への情報転送に相応する通信路の母線１１のワ
イヤと接続する。

同様に、例えば８１等の全レジスタｒ１乃至ｒＮの読出
し出力はスイッチング回路Ａの入力と並列に接続し、回
路Ａの第１及び第２組の出力は、例えばＭｌから情報を
転送するために設けた母線り、１、のワイヤとそれぞれ
接続する。

回路Ａの入力へ伝送される情報の、第１又は第２組の出
力への切換えは、母線り、１１のワイヤａ。

ａｌ によってそれぞれ伝送される情報により制御され
る。

例えばアドレス人力ａｄ１等の、各しジスタｒ１乃至ｒ
Ｎのアドレス入力は、少なくともＮに等しい容量の二進
計数器ｃｏの夫々の段と入力を接続するデコーダＤのＮ
個の出力にそれぞれ接続する。

該二進計数器Ｃｏは、増分人力ｉと減少人力ｄとを包含
し、該入口の各々は、機能に関しては後述するトリガ回
路Ａの相応する出力にそれぞれ接続する。

トリガ回路Ｊの異なる２個の制御入力部に到達する２本
の導１ｉａ１．ｂ１は、例えばＰＩ３等の高速周辺装置
の１つと通信路の母線１１ との間に挿入されかつ母線
１１５によってデータ処理装置の命令を受入れることが
できる例えばＣ１５等の各制御回路から出発しており、
第１導線ａ１ は前述のように、スイッチング回路Ａの
制御入力の１つに接続される。

前述の第１図及び第２図に図示した装置は以下に記載す
る如く作動する。

「高速周辺装置Ｐ１５を読出せ」という命令が、データ
処理装置Ｏのプログラムを有する記憶装置にて読まれる
と、該データ処理装置は、例えば磁気テープを有する装
置である高速周辺装置”１５に記憶されている高々Ｎ個
の８ビツト語からなる情報ブロックを読み出すサイクル
を開始するための命令を母線りの分岐部Ｌ１ と線１１
５を通して制御回路Ｃ１５へ送る。

制御回路Ｃ１，は、それ自体公知で説明する必要がない
装置を用い、データ処理装置Ｏの新たな動作を必要とす
ることなしに、読出された情報をバッファ記憶装置Ｍ１
へ転送する。

例えば０１５等の各制御回路にはさまざまの種類のもの
が可能であるが、対応する高速周辺装置に、例えば制御
回路Ｃ１，の場合には高速周辺装置Ｐ１５に適合するも
のでなければならない。

この実施例に関して以下に示すがそれ以上のことは本発
明の範囲外である。

例えばＣ１５等の各制御回路は、線ｂ１ に矩形パルス
■を送るための装置を包含し、該パルスの立上り部分は
、語の伝送開始より僅かに先行し、立下り部分は語の伝
送終了の僅か後にあられれる様に制御できれば充分であ
る。

トリガ回路Ａは、矩形パルス■の立上り部分が線ｂ１上
にあられれるとすぐに二進計数器Ｃｏの増分人力ｉヘパ
ルスを伝送するようにそれ自体公知の方法で実施される
。

従って、制御回路Ｃ１５がデータ処理装置から読出し命
令を受ける時、バッファ記憶装置Ｍ１及び二進計数器が
完全においていれば、すなわちその全段がゼロの状態で
あれば、制御回路Ｃ１５によって線ｂ１ に送られた第
１のパルス■の立上り部分が、トリガ回路Ａを動作させ
て信号を該計数器Ｃｏの増分入力ｉ′に送りはじめるか
ら第１段は１の状態へ移るので、デコーダＤの第１出力
、従ってバッファ記憶装置（記憶スタッフ）Ｍｌの第２
レジスタｒ２のアドレス入力ａｄ１が駆動される。

かくて、矩形パルス■の接続期間中に、高速周辺装置Ｐ
１Ｈの磁気テープから読出された８ビツトの第１語は、
制御回路Ｃ１６、母線１、の対応するワイヤ、ＯＲ回路
及びレジスタｒ１の書込み人力ｅ１を介してレジスタｒ
１内に伝送される。

制御回路Ｃ１５によって送られた次の矩形パルス■は、
二進計数器Ｃｏを一つだけ増分し、従ってデコーダＤの
第２出力が駆動され、バッファ記憶装置Ｍ１の第２レジ
スタｒ２がアドレスされる。

従って、高速周辺装置Ｐ１５の磁気テープから読出され
た８ビツトの第２語は次に第２レジスタに格納される。

読取るべき情報ブロックがＮ個以下のＰ個の語を含む場
合には、バッファ記憶装置Ｍ１に転送される該情報ブロ
ックはそこにて初めのＰ「段」を占めることとなる。

転送が終了したことは、線’１５のワイヤと母線りの分
岐線Ｌ１ を介して制御回路Ｃ１５によってデータ処理
装置０へ信号伝送される。

前述の転送後の任意の時間に、データ処理装置Ｏ内の実
行中のプログラムによって、高速周辺装置Ｐ１５からの
情報ブロックを、例えばデータ処理装置Ｏの特定レジス
タへ新たに転送することが要求される場合には、データ
処理装置Ｏは、Ｃ１６等の制御回路からのワイヤａ１
と同一のトリガ回路Ａの入力部に到達する母線りのワ
イヤａを介して、次々に矩形パルス■を送り、該パルス
の各々は、一方ではそのパルス接続期間中に、スイッチ
ング回路Ａの入力に示される情報を第１組の出力方向へ
、すなわち母線りの相応する転送ワイヤの方向へ切換え
て出力させ、他方では、パルスの立下り部分があられれ
るたびに、二進計数器Ｃｏの減少人力ｄを駆動する。

連続するパルス■の第１番目のパルスの立上り部分は二
進計数器Ｃｏの内容に伺ら影響することがなく、従って
該計数器は、デコーダＤを介して、予め特定位置を指定
した最終レジスタｒｐのアドレスを出すので、その内容
はスイッチング回路Ａと該スイッチング回路Ａの第１組
の出力に接続する母線りの転送ワイヤとを介して読出し
出力ＳＰからデータ処理装置の相応するレジスタに転送
される。

バッファ記憶装置Ｍ１に前もって一番最後に記憶された
語のデータ処理装置への転送が終了すると、）々ルス■
の立下り部分は計数器ＣＯの減少入力を駆動し、従って
その計数が一つだけ減少するので、今度はバッファ記憶
装置Ｍ１のレジスタｒｐ−１がデコーダＤの回路を介し
てアドレスされる。

ワイヤａに次のパルスエがあられれると、レジスタｒｐ
−１に格納されである第２の語は前述の条件下にてデー
タ処理装置に転送される。

かくてバッファ記憶装置Ｍ１ に１時的に格納された各
種の情報ブロックは、高速周辺装置Ｐ１５の磁気テープ
から情報が読出された順番と逆の順序で、データ処理装
置内のレジスタに転送されるが、これは、バッファ記憶
装置に１時的に格納された各語が、次にデータ処理装置
Ｏの所定のレジスタに、又は所定アドレスの記憶領域に
転送され、このアドレス指定は、周辺装置から予め伝送
された語の順方向の順番を保護できるので、何等支障を
もたらすものではない。

同様に第１図及び第２図に図示した装置は、例えばデー
タ処理装置Ｏのレジスタからの情報をＰＩ３等の高速周
辺装置の方向へ転送することも可能とするものである。

バッファ記憶装置Ｍ１が完全においていて、計数器ｃｏ
の内容が転送開始以前にゼロであると仮定すれば、パル
ス■の立上り部分が計数器Ｃｏの内容を次第に増分し、
バッファ記憶装置Ｍ１のレジスタをｒｌ、ｒ２・・・・
・・の順番にアドレス指定を行なえるように、データ処
理装置Ｏは、ワイヤｂ１ と同一のトリガ回路Ａの入
力へ到達する母線りのワイヤｂに次々パルスエを送るだ
けで充分であり、この様にして、データ処理装置Ｏのレ
ジスタに包含される情報ブロックの各各の語は、ＯＲ論
理回路を介して次々に転送される。

転送動作の後半は、制御回路Ｃ１５により次々パルス■
をワイヤａに送ることによって制御され、該パルスの各
々は、その接続時間中は、スイッチング回路Ａの入力に
示される情報を第２組の出力方向へ切換えて出力させ、
パルスの立下り部分によって、計数器Ｃｏの内容を減少
させる。

当然のことながら、Ｍｌ等のバッファ記憶装置の各々が
Ｎ個の充分な個数のレジスタを包含する場合には、該バ
ッファ記憶装置の各々は、Ｐ１６等の同一周辺装置から
の、又は母線１１ に接続する複数個の周辺装置からの
多かれ少なかれ著しい数の情報ブロックを受入れること
ができる。

当然のことながら、Ｍｌ等の同一バッファ記憶装置に連
続的に格納された各情報ブロックの最後は、例えば最終
語を格納した段の番号の形で記憶されなければならない
。

かくてバッファ記憶装置Ｍ１に「積み重ねた」情報ブロ
ックのいずれかを後で検索するためには、デコーダＤの
出力を再駆動するための充分な数だけを前もって二進計
数器Ｃｏから減算し、デコーダの出力をその数の番号の
レジスタのアドレス入力に接続することを必要とするだ
けである。

次の検索も前述の如く行われ、二進計数器Ｃｏの内容が
、先行の情報ブロックの最終語を格納した段の数字に相
応する値まで減少すると終了する。

この操作を自動的に行うために必要な実際上の装置は、
当業者には明らかであるから詳述する必要がないので図
示しない。

第１図に図示した如き本発明に依る情報交換用の複数個
の通信路を備えるデータ処理装置は多くの利点を有する
。

それぞれにバッファ記憶装置Ｍ１２Ｍ２・・・・・・又
はＭ７と接続した任意の数の各通信路１１，１２．・・
・、１７は、他の通信路と別個に作動するので、高速周
辺装置に関する装置全体の全転送率は、通信路の数と、
各通信路の転送率との積に等しく、これは、１秒間当り
百方バイトの転送率の７個の通信路の場合、最大転送率
は１秒間当り５６，０００，０００ビツトに相当し、こ
の著しく高い全転送率は比較的簡単な技術の装置によっ
て得られる。

更に、例えばｎ＝８ビツトの並列転送をそれぞれ備える
複数個の通信路を設けることによって、ｎ以上のビット
数を有する並列転送のために設けた高速周辺装置との情
報交換が可能となり、このために、本発明に依れば、ｎ
以上のビット数の並列転送のための各高速周辺装置に、
適当な数の通信路を並列接続するための装置を設けてい
る。

同様に複数個の情報交換用通信路を設けることによって
、該通信路の各々に連結する別々のＮ個のレジスタを有
するバッファ記憶装置が包含するＮ個の語の限界容量を
超えることができる。

本発明に依れば、１つの通信路のバッファ記憶装置内で
収容不可能だった情報ブロックの語を１個又は複数個の
他の通信路のバッファ記憶装置の方向へ転送するための
、及び異なる各バッファ記憶装置に格納された同一の情
報ブロックの１部のアドレスを格納するための装置が設
けられるが、この装置は、バッファ記憶装置が一杯に格
納されるとすぐに該バッファ装置によってそれぞれ発せ
られる連続する制御信号によって制御される。

かくて、第２図には、ＯＲ回路の出力と、バッファ記憶
装置Ｍ１の各しジスタｒ１乃至ｒＮの並列人力ｅｌ乃至
ｅＮとの間に挿入したスイッチング回路Ｇを点線で図示
する。

バッファ記憶装置Ｍ１の最終段のレジスタｒＨが格納さ
れるとすぐに、例えばレジスタｒＮのアドレス指定線か
ら分岐した線λは制御信号を該スイッチング回路Ｇに伝
送し、次に該回路Ｇの第２群の出力はＯＲ回路の出力に
あられれる全ての情報を、第２バッファ記憶装置Ｍ２（
第２図には図示せず）に連結する相応のＯＲ回路の入力
へ伝送する。

かくて、バッファ記憶装置Ｍ１ に収容不可能であった
情報は、まだ空いている上方段を有する最も近いバッフ
ァ記憶装置へ伝送可能である。

かくて、同一情報ブロックの各種部分が異なる２個又は
それ以上のバッファ記憶装置に一時的に格納され、更に
、当然のことながら、異なるバッファ記憶装置に格納さ
れた該情報ブロックの１部のアドレスを記憶するための
装置を設ける必要があるが、該アドレスは、該ブロック
からの最終語を前もって格納しであるバッファ記憶装置
の段から開始することにより常に行われる検索のために
使用される。

この操作を可能ならしめる論理装置及びそれの実施に関
することは、当業者には明らかであるから詳述する必要
はない。

同様にこの装置は、バッファ記憶装置のレジスタの容量
以上の大きさの語を一時的に格納するために１個以上の
バッファ記憶装置を使用する前述した特殊な場合にも同
様に適用可能である。

本発明に依る単数又は複数個の情報交換用通信路は、第
１データ処理装置と、それより高速の第２データ処理装
置との間を通信するためにも使用可能であり、更に前述
の高速周辺装置の幾つかは、小型データ処理装置からな
る場合がある。

前述のように、データ処理装置Ｏは、母線りの分岐線Ｌ
１、及び線１□５のワイヤを通して、制御回路Ｃ１５を
介して、例えば高速周辺装置Ｐ１５の磁気テープから又
はそこへの読出しサイクル又は格納サイクルを開始可能
であり、該制御回路は、データ処理装置Ｏにおいても同
様な方法で、読出し又は格納サイクルを確実に実行でき
る。

別の態様として、同様にデータ処理装置Ｏは、同一装置
によって、読出し又は格納サイクルの動作を実時間で制
御でき、同様に該サイクルを中断することもできる。

しかしながら、Ｐ１６等の高速周辺装置と、相応する通
信路のバッファ記憶装置Ｍ１との間の情報交換か、デー
タ処理装置のいかなる干渉も必要としない範囲において
、読出し又は格納サイクルは、高速周辺装置Ｐ１５又は
他の高速周辺装置の要求によって、制御回路Ｃ１５によ
り直接開始可能である。

しかしながら後者の場合、データ処理装置Ｏには、少な
くともかかる読出し又は格納サイクルの完了を知らせな
ければならない。

【図面の簡単な説明】

第１図はデータ処理装置組立体の概略図である。 第２図は、第１図の情報交換用通信路の１つの構成ブロ
ックの実施例を示す概略図である。 Ｏ・・・・・・データ処理装置、Ｌ・・・・・・母線、
Ｐ・・・・・・高速周辺装置、Ｍ・・・・・・バッファ
記憶装置、Ｃ・・・・・・制御回路１．・・・・・・レ
ジスタ、Ａ・・曲スイッチング回路、Ｃｏ・・・・・・
二進計数器、△・・・・・・トリガ回路、■・・・・・
・矩形パルス、ＯＲ・・・・・・論理和回路、Ｄ・・・
・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ プログラムの制御の下で演算を行なうデータ処理装
   置と、少く共１つの高速周辺装置であって読出し命令に
   応答して少く共１つの高速周辺装置からの情報ブロック
   を抽出しかつ書込み命令に応答して少く共１つの高速周
   辺装置へ情報ブロックを記録する制御回路装置を介して
   アクセスし得る前記少く共１つの高速周辺装置との間に
   、少く共１つの１語のブロック形式で情報を交換する情
   報交換用通信路であって、前記データ処理装置は特別の
   レジスタを含み、読出し命令及び書込み命令を少く共１
   つの制御回路装置へ送るように構成される前記情報交換
   用通信路において、 ｌからＮ迄の一連番号により参照され夫々再書込み入力
   及び読出し出力を含むＮ個の独立なレジスタの積重ねか
   らなる少く共１つのバッファ記憶装置であって、前記Ｎ
   個の独立なレジスタの各々は塞りレジスタとなるように
   情報語を記憶するように動作し得かつ空レジスタとなる
   ように情報語を読出すように動作し得る前記バッファ記
   憶装置、前記バッファ記憶装置の総ての前記レジスタの
   前記書込入力に接続された出力を備えかつ少く共２つの
   入力を備えた論理ＯＲ回路であって、第１の入力は前記
   データ処理装置に接続され第２の入力は前記少く共１つ
   の制御回路装置を介して前記少く共１つの高速周辺装置
   に接続される前記論理ＯＲ回路、 スイッチング回路であって、同じバッファ記憶装置の総
   てのレジスタの読出し出力に接続された入力と、前記デ
   ータ処理装置に接続された第１の出力及び前記少く共１
   つの制御回路装置を介して前記少く共１つの高速周辺装
   置に接続された第２の出力と、立上り部分及び立下り部
   分を有する矩形波信号により作動され、矩形波信号の継
   続時間を通じて、前記入力を前記第１の出力及び前記第
   ２の出力に夫々接続する第１及び第２のスイッチング端
   子とを備えた前記スイッチング回路、及びアドレス装置
   であって、各バッファ記憶装置につき２つの入力及び２
   つの出力を持つトリガ回路を備え、前記２つの出力は最
   小の続き番号を持つ空レジスタの続き番号の直ぐ下の数
   の整数を含む計数器に接続され、前記計数器は各々が前
   記バッファ記憶装置のレジスタの１つに接続された出力
   を持つデコーダに接続され、各デコーダ出力は付勢され
   た場合に当該デコーダ出力が接続されている前記バッフ
   ァ記憶装置のレジスタへのアクセスを開く前記アドレス
   装置を有し、 前記トリガ回路はその第２の入力における矩形波信号の
   １つの立上り部分の発生があった場合に、その第２の出
   力に伝えられ前記計数器の１単位をアップカウントする
   ための単一の増分信号を発生する装置と、前記トリガ回
   路の第１の入力に矩形波信号の１つの立下り部分の発生
   があった場合に、その第１の出力に伝えられ前記計数器
   の１単位をダウンカウントするための単一の減少信号を
   発生する装置とを備え、 前記制御回路装置は、前記データ処理装置から転送され
   １語の情報に関する読出し命令の１つに応答して、前記
   論理ＯＲ回路の第２の入力を介して転送された語を最小
   の続き番号を持つ前記空レジスタに記憶するために、矩
   形波信号の１つを前記トリガ回路の第２の入力へ送る装
   置を備え、前記制御回路装置は更に、前記データ処理装
   置から転送され１語に関する書込み命令に応じて前記ト
   リガ回路の第１の入力及び前記スイッチング回路の第２
   のスイッチング端子へ同時に矩形波信号を送り、前記少
   く共１つの高速周辺装置に、最低の続き番号を持つ前記
   空レジスタの続き番号の直ぐ下の続き番号を持つ塞りレ
   ジスタに含まれる情報語が記憶されることを許容する装
   置を備える、情報交換用通信路。 ２ データ処理装置と、複数個の高速周辺装置と、１か
   らＮまで番号を付けた別個の積重ねたレジスタによって
   構成されかつ該データ処理装置と少なくとも１個の高速
   周辺装置とに同時に接続する単一アクセス路を有し、か
   つ１からＭまで番号をつけた複数個のバッファ記憶装置
   と、先ず前記データ処理装置又は前記高速周辺装置から
   送られる情報に同期して選択されたバッファ記憶装置の
   レジスタを積み重ねた順番にアドレス指定を行ない、次
   に入力装置として動作する高速周辺装置に又は前記デー
   タ処理装置に同期して前記の積み重ねた順番と逆順に前
   記の選択されたバッファ記憶装置の最後にアドレスされ
   たレジスタから逐次アドレスするための装置と、連続す
   る語で形成され、かつ前記データ処理装置又は前記高速
   周辺装置から送られる情報ブロックを、先ず選択した第
   １バツフア記憶装置のアクセス路へ、次に該第１バツフ
   ア記憶装置のＮ番目のレジスタのアドレス指定に応答し
   て、上方がおいているレジスタを有する少なくとも１個
   の第２の選択されたバッファ記憶装置の方向へ送るため
   の装置と、前記第１及び第２の選択されたバッファ記憶
   装置の番号並びに、前記情報ブロックの語が格納される
   前記各選択されたバッファ記憶装置のレジスタの最小番
   号、及びレジスタの最大番号がＮと異なる時は該最大番
   号とを記録するための装置とを包含することを特徴とす
   るデータ処理装置。